【導(dǎo)讀】通過(guò)放大整形電路被測(cè)信號(hào)變成脈沖信號(hào)，而閘門(mén)選擇電路產(chǎn)生不同開(kāi)通時(shí)間。T,由分頻器電路提供時(shí)基信號(hào)，作為時(shí)間基準(zhǔn)。門(mén)控電路產(chǎn)生閘門(mén)開(kāi)通、計(jì)數(shù)器清零和鎖。器所計(jì)得的數(shù)形式記下來(lái)，掃描顯示控制譯碼系統(tǒng)實(shí)現(xiàn)消隱無(wú)意義零輸出結(jié)果的數(shù)字顯示。最終采用了一種基于FPGA的數(shù)字頻率的實(shí)現(xiàn)方法。該設(shè)計(jì)采用硬件描述語(yǔ)言VHDL，在。軟件開(kāi)發(fā)平臺(tái)ISE上完成，可以在較高速時(shí)鐘頻率下正常工作。計(jì)能準(zhǔn)確的測(cè)量頻率在10Hz到1MHz之間的信號(hào)。使用ModelSim仿真軟件對(duì)VHDL程序做。了仿真，并完成了綜合布局布線，最終下載到芯片Spartan-II上取得良好測(cè)試效果。以規(guī)則驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)?？删幊踢壿嬈骷虴DA技術(shù)使傳統(tǒng)設(shè)計(jì)方法發(fā)生了。質(zhì)的變化,把以前“電路設(shè)計(jì)+硬件搭配+調(diào)試焊接”轉(zhuǎn)化為“功能設(shè)計(jì)+軟件模擬+仿真下載”。利用EDA開(kāi)發(fā)平臺(tái)，采用可編程邏輯器件CPLD/FPGA，使硬件的功能可通過(guò)編程來(lái)實(shí)現(xiàn)，

　　

【正文】 ,freq_value2) begin hide = 39。039。 case sel is 附錄 29 when 101 = if q_over = 39。039。 and freq_value5 = 0000 then hide = 39。139。 end if。 when 100 = if q_over = 39。039。 and freq_value5 = 0000 and freq_value4 = 0000 then hide = 39。139。 end if。 when 011 = if q_over = 39。039。 and freq_value5 = 0000 and freq_value4 = 0000 and freq_value3 = 0000 and dp1 /= 39。139。 then hide = 39。139。 end if。 when 010 = if q_over = 39。039。 and freq_value5 = 0000 and freq_value4 = 0000 and freq_value3 = 0000 and freq_value2 = 0000 and dp1 /= 39。139。 and dp2 /= 39。139。 then hide = 39。139。 end if。 when others = null。 end case。 end process。 end Behavioral。 仿真結(jié)果如下： 附錄 30 圖 423 顯示譯碼控制模塊的仿真 圖 第四章 數(shù)字式頻率計(jì)的實(shí)現(xiàn) 頂層原理圖 將各程序生成的模塊按我們的要求連接就形成了頂層原理圖。再定義好輸入輸出引腳，就可以做最后的綜合和設(shè)計(jì)實(shí)現(xiàn)了。原理圖過(guò)大，可參考附錄。 以下是最后的仿真，第一個(gè)是局部的放大，第二個(gè)仿真結(jié)果的整體。在仿真圖上可以看出程序的綜合的確達(dá)到了我們的要求。能清零，小數(shù)點(diǎn)隨著閘門(mén)的變化而變化，正確顯示是否溢出，以及成功的計(jì)數(shù)和譯碼顯示。 圖 424 頂層原理圖仿真的局部放大 附錄 31 圖 425 頂層原理圖仿真圖整體 分配引腳和下載實(shí)現(xiàn) 全部 仿真通過(guò)后，就運(yùn)行 ISE 的設(shè)計(jì)實(shí)現(xiàn)，然后再打開(kāi) XILINX PACE，在里面分配引腳，即實(shí)現(xiàn)設(shè)計(jì)的輸入輸出端口與實(shí)際芯片的輸入輸出端口的對(duì)應(yīng)連接。比如七段 LED 管的控制信號(hào)就連接到實(shí)際電路的七個(gè)引腳。需要注意的是一些端口是固定的，不能胡亂的連接。一切都準(zhǔn)備就緒后就可以運(yùn)行 Configure Device，選擇要下載的位文件（ .bit）便可開(kāi)始下載了。 測(cè)試結(jié)果 在成功下載并運(yùn)行后，為評(píng)估該設(shè)計(jì)系統(tǒng)的實(shí)際測(cè)量效果，做了一次對(duì)比實(shí)驗(yàn)，選用F40 型數(shù)字合成函數(shù)信號(hào)發(fā)生器 /計(jì)數(shù)器提供輸入信號(hào) 。測(cè)得的數(shù)據(jù)很精 確， 基本和 函數(shù)發(fā)生器的顯示吻合。在做高頻的對(duì)比測(cè)量時(shí) 發(fā)現(xiàn) ， 頻率計(jì)的讀數(shù)誤差較大，約有萬(wàn)分之一左右 。 分析誤差原因后發(fā)現(xiàn)，誤差來(lái)源主要是做為系統(tǒng)時(shí)鐘參考的石英晶體振蕩器，如果選用較精確的石英晶體振蕩器，可以達(dá)到很高的精度。 測(cè)量結(jié)果表明該設(shè)計(jì)達(dá)到了最初的提出的所有設(shè)計(jì)要求。 結(jié)論 在 主要介紹了利用 VHDL 語(yǔ)言完成基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)。詳細(xì)介紹了測(cè)量原理，設(shè)計(jì)方案以及各模塊的設(shè)計(jì)過(guò)程及其實(shí)現(xiàn)的功能，并對(duì)設(shè)計(jì)中遇到的問(wèn)題作了分析和處理；利用 ISE 和 ModelSim 對(duì)設(shè)計(jì)進(jìn)行了仿真，分析，綜合， 并最終下載到SpartanII 系列芯片中，實(shí)現(xiàn)了對(duì)頻率的測(cè)量。 傳統(tǒng)數(shù)字頻率計(jì)由于在高頻段受基準(zhǔn)時(shí)鐘頻率的限制，其測(cè)頻精度受到很大的限制 .本設(shè)計(jì)應(yīng)用 EDA 技術(shù)，很好的解決了這一問(wèn)題 .在設(shè)計(jì)完成后，為評(píng)估系統(tǒng)的實(shí)際測(cè)量效果，做了一次對(duì)比實(shí)驗(yàn)，測(cè)量結(jié)果表明測(cè)量精度基本能達(dá)到 810 ，可滿足一般測(cè)量精度的要求。但當(dāng)被測(cè)信號(hào)頻率較低時(shí)，測(cè)試精度較低，誤差變大。究其原因，除了數(shù)字測(cè)量本身的正負(fù) 1? 誤差和標(biāo)準(zhǔn)信號(hào)引起的誤差外，還發(fā) 現(xiàn)低頻信號(hào)的上升沿和下降沿的變化較緩慢，影響了計(jì)數(shù)器的計(jì)數(shù)值，造成了測(cè)量精度的下降。 附錄 32 心得體會(huì)： 我認(rèn)為本次實(shí)驗(yàn)讓我對(duì)高層次的電路設(shè)計(jì)有了一個(gè)更加深刻的理解和認(rèn)識(shí)，實(shí)驗(yàn)中的主要困難在于程序的鏈接調(diào)試，實(shí)驗(yàn)之后感覺(jué)自己已經(jīng)能夠適應(yīng)這種 設(shè)計(jì)方式了。實(shí)驗(yàn)的過(guò)程除了培養(yǎng)編寫(xiě)能力之外，對(duì)我們的耐心的科學(xué)態(tài)度的培養(yǎng)也是有一定作用的。 VHDL 語(yǔ)言來(lái)實(shí)現(xiàn)基于 FPGA 的實(shí)際工程項(xiàng)目， 理論和實(shí)踐沒(méi)有有機(jī)的聯(lián)系起來(lái)，理論沒(méi)有起到應(yīng)有的指導(dǎo)作用。 在實(shí)踐過(guò)程中不可避免的遇到了很多問(wèn)題以及設(shè)計(jì)中一些不足的地方。如本來(lái)可以實(shí)現(xiàn)測(cè)量檔 位的自動(dòng)切換。同時(shí)受到 FPGA 板子本身的限制（小數(shù)點(diǎn)不受控于芯片 I/O 的輸出信號(hào)），小數(shù)點(diǎn)的變化只能由另外的 LED 來(lái)體現(xiàn) 。 附 錄 附錄 1. 計(jì)數(shù)器級(jí)聯(lián)程序 library IEEE。 use 。 use 。 use 。 entity counter6 is port(Csignal : in std_logic。 clear : in std_logic。 count_en : in std_logic。 over : out std_logic。 result1 : out std_logic_vector(3 downto 0)。 result2 : out std_logic_vector(3 downto 0)。 result3 : out std_logic_vector(3 downto 0)。 result4 : out std_logic_vector(3 downto 0)。 result5 : out std_logic_vector(3 downto 0)。 result6 : out std_logic_vector(3 downto 0))。 end counter6。 architecture structure of counter6 is ponent counter is port(rst,clk : in std_logic。 carry_in : in std_logic。 carry_out : out std_logic。 附錄 33 count_out : out std_logic_vector(3 downto 0))。 end ponent counter。 signal carry1,carry2,carry3,carry4,carry5,carry6: std_logic。 signal over1 :std_logic。 begin U1 : counter Port map ( rst = clear, clk = Csignal, carry_in = count_en, carry_out = carry1, count_out = result1 )。 U2 : counter Port map ( rst = clear, clk = Csignal, carry_in = carry1, carry_out = carry2, count_out = result2 )。 U3 : counter Port map ( rst = clear, clk = Csignal, carry_in = carry2, carry_out = carry3, count_out = result3 )。 U4 : counter Port map ( rst = clear, clk = Csignal, carry_in = carry3, carry_out = carry4, count_out = result4 )。 U5 : counter Port map ( rst = clear, clk = Csignal, carry_in = carry4, carry_out = carry5, count_out = result5 )。 U6 : counter Port map ( rst = clear, clk = Csignal, carry_in = carry5, carry_out = carry6, count_out = result6 )。 process (clear,csignal) begin if clear = 39。139。 then over1= 39。039。 elsif rising_edge(csignal) then 附錄 34 over1 = carry6 or over1。 end if。 end process。 over=over1。 end structure。 附錄 2. 鎖存器源程序 library IEEE。 use 。 use 。 use 。 entity latch is port ( latchin : in std_logic。 overin : in std_logic。 numin1 : in std_logic_vector(3 downto 0)。 numin2 : in std_logic_vector(3 downto 0)。 numin3 : in std_logic_vector(3 downto 0)。 numin4 : in std_logic_vector(3 downto 0)。 numin5 : in std_logic_vector(3 downto 0)。 numin6 : in std_logic_vector(3 downto 0)。 overout : out std_logic。 numout1 : out std_logic_vector(3 downto 0)。 numout2 : out std_logic_vector(3 downto 0)。 numout3 : out std_logic_vector(3 downto 0)。 numout4 : out std_logic_vector(3 downto 0)。 numout5 : out std_logic_vector(3 downto 0)。 numout6 : out std_logic_vector(3 downto 0))。 end latch。 rchitecture Behavioral of latch is begin process(latchin) begin if rising_edge(latchin) then overout=overin。 numout1=numin1。 numout2=numin2。 numout3=numin3。 numout4=numin4。 numout5=numin5。 numout6=numin6。 end if。 附錄 35 end process。 end Behavioral。 附錄 3. 頂層原理圖 附錄 4. 計(jì)數(shù)器的級(jí)聯(lián)圖