【正文】 ?? ..8 第三章 數(shù)字式頻率計的單元電路設(shè)計 1 各模塊的功能及實現(xiàn) .......................................................16 晶體振蕩電路 .......................................................16 分頻器 .............................................................17 波形整形電路 .......................................................19 閘門選擇器 .........................................................20 測頻控制器 .........................................................21 頻率計數(shù)器 .........................................................23 鎖存器 .............................................................25 掃描顯示控制譯碼系統(tǒng) ...............................................26 第四章 數(shù)字式頻率計的實現(xiàn) 頂層原理圖 ..............................................................30 分配引腳和下載實現(xiàn) ......................................................31 測試結(jié)果 ................................................................31 結(jié)論 ....................................................................31 心得體會： ..............................................................32 第一章 引 言 數(shù)字系統(tǒng)設(shè)計方法概述 數(shù)字系統(tǒng)設(shè)計是高層次設(shè)計，概念驅(qū)動式設(shè)計，無須通過門級原理圖描述電路，而是針對設(shè)計目標進行功能描述，由于擺脫了電路細節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的概念構(gòu)思與方案上，一旦這些概念構(gòu)思以高層次的形式輸入電腦后， EDA 系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。通過放大整形電路被測信號變成脈沖信號，而閘門選擇電路產(chǎn)生不同開通時間T,由分頻器電路提供時 基信號，作為時間基準。使用 ModelSim 仿真軟件對 VHDL 程序做了仿真，并完成了綜合布局布線，最 終下載到芯片 SpartanII 上取得良好測試效果?；诨?FPGA 設(shè)計電路的方法是學習電路知識的必經(jīng)階段，對培養(yǎng)電路設(shè)計能力有很大的好處。數(shù)據(jù)對象包括常量、變量和信號三種，其中除變附錄 5 量是局部量外，其他都是全局量。并發(fā)描述語句的執(zhí)行順序與書寫順序無關(guān)。擴展 1MHz～ 100MHz。用第二次測試結(jié)果，更新顯示值。如果一秒內(nèi)的振動數(shù)即頻率為已知，則可由 此振動數(shù)的倒數(shù)得到秒的間隔，這就是說單位秒和標準頻率數(shù)是互相依存的事物。 為了得到更準確的均勻不變的時間標準，人們以 回歸年的 31 556 925 9747 分之一作為歷書時的秒 (記作 ET)，其準確度可達 9101 ??? 左右。 電子計數(shù)器的測頻原理 所謂“頻率”，就是周期性信號在單位時間 (一秒 )內(nèi)變化的次數(shù)。 從以上討論可知，電子計數(shù)器的測頻原理實質(zhì)上以比較法為基礎(chǔ)，它將 xf 和時基信號頻率相比，兩個頻率相比的結(jié)果以數(shù)字的形式顯示出來。 圖 42 正負 1 誤差 若主門開啟時刻為 0T ，而第 1 個計數(shù)脈沖出現(xiàn)在 xT ，圖 42 (a)中示出了 xT 0T 0的情況 ( 0TTT x ??? )，這時計數(shù)器計得 N 個數(shù) (圖中 N=6)；現(xiàn)在再來看圖 42 (b)情況，即 T? 趨近于 0，這就有兩種可能的計數(shù)結(jié)果：若第 1 個計數(shù)脈沖和第 7 個計數(shù)脈沖都能通過主門，則可計得 N+1=7 個數(shù)；也可能這兩個脈沖都沒有能進入主門，則只能計得 N1=5個數(shù)。 1 誤差對測頻誤差的影響。而當 T 選定后， xf越高，則由于 1? 誤差對測量結(jié)果的影響越小，測量準確度就越高。 圖 45 示出了測周時的誤差曲線，圖中三條曲線，其中 10xT 和 100xT 兩條線是采用多周期測量 (詳后 )時的誤差曲線。將公式 (49)代入公式 (48)可得 附錄 14 ncxf ffN 10? (410) 從公式 (410)可見 ,主門 II 和計數(shù)器 II 實際上工作在測頻模 式，其輸入頻率就是xf (注意：由于測周期模式計得的數(shù) N 本身存在 1? 誤差，故嚴格來講輸入頻率并非準確地等于 xf )，且工作在同步計數(shù)方式 ,即加到主門 II 的 xf 和 cf 同步。預置閘門關(guān)閉時，標準信號并不立即停止計數(shù)，而是等檢測到被測信號脈沖沿到達時才停止，完成被測信號整數(shù)個周期的測量。 ?????? (415) 可以看出，在 M/T 法中，相對誤差與被測信號本身的頻率特性 無關(guān)，即對整個測量域而言，測量精度相等，因而稱之為 “ 等精度測量 ” 。其驅(qū)動電路如下所示： 圖 4－ 10 晶體振蕩器驅(qū)動電路 附錄 17 分頻器 分頻器的功能是提供標準閘門時間控制信號以精確控制計數(shù)器的開閉。這樣做可以實現(xiàn)程序的調(diào)用，只需要修改少量的地方就可以實現(xiàn)不同的分頻需要。 end。 else t = 1。生成的模塊如圖所示： 圖 412 多輸出的分頻器 附錄 19 這個模塊即實現(xiàn)了把 32MHz 的時基信號分成了我們需要的四個信號 1Hz， 10Hz，100Hz， 1KHz。 clkout100 : out std_logic。 begin U1:fdiv generic map(rate=16000) port map (f_in=clkin,f_out=carry1)。 這個模塊即實現(xiàn)了把 32MHz的時基信號分成了我們需要的四個信號 1Hz， 10Hz， 100Hz， 1KHz。 use 。 dp1 = 39。 then fref = f1hz。 elsif se100 = 39。 仿真圖如下所示： 圖 414 閘門選擇器仿真圖 測頻控制器 測頻控制器是控制整個頻率計各模塊進行時序工作的 控制裝置，它對輸入的標準時鐘信號進行變換，產(chǎn)生我們所需要的三個信號閘門信號 GATE，鎖存信號 LATCH 以及清零信號CLEAR。鎖存信號之后，必須有一清零信號 Reset 對計數(shù)器進行清零，為下 1 秒鐘的計數(shù)操作準備。 latch : out std_logic)。 end process。由圖可見，在計數(shù)完成后，即計數(shù)使能信號 Gate 在 1S 的高電平后，利用其反相值產(chǎn)生一個鎖存信號latch，由于反相器的器件延時，鎖存信號的上升沿是在計數(shù)使能信號即閘門信號 Gate 的下降沿之后，即是計數(shù)完了才鎖存的，符合我們的設(shè)計要求。 use 。139。 else count = 0000。139。 被測信號接至此計數(shù)器的 Csignal。具體程序參考附錄。 其生成模塊如下： 圖 422 顯示譯碼控制模塊 附錄 27 其源程序如下 : library IEEE。 freq_value4,freq_value5 : in std_logic_vector(3 downto 0)。 else sel = sel + 1。 when 100 = data = freq_value4。 when 0001 = led = 1001111。 when 1001 = led = 0000100。 out3=1111111。 when 101 = out5 = led。 and freq_value5 = 0000 then hide = 39。 when 011 = if q_over = 39。039。 when others = null。在仿真圖上可以看出程序的綜合的確達到了我們的要求。在做高頻的對比測量時 發(fā)現(xiàn) ， 頻率計的讀數(shù)誤差較大，約有萬分之一左右 。 附錄 32 心得體會： 我認為本次實驗讓我對高層次的電路設(shè)計有了一個更加深刻的理解和認識，實驗中的主要困難在于程序的鏈接調(diào)試，實驗之后感覺自己已經(jīng)能夠適應這種 設(shè)計方式了。 use 。 result3 : out std_logic_vector(3 downto 0)。 附錄 33 count_out : out std_logic_vector(3 downto 0))。 U5 : counter Port map ( rst = clear, clk = Csignal, carry_in = carry4, carry_out = carry5, count_out = result5 )。 end process。 overin : in std_logic。 numout1 : out std_logic_vector(3 downto 0)。 numout1=numin1。 end Behavioral。 numout3=numin3。 numout3 : out std_logic_vector(3 downto 0)。 numin2 : in std_logic_vector(3 downto 0)。 end structure。 process (clear,csignal) begin if clear = 39。 signal carry1,carry2,carry3,carry4,carry5,carry6: std_logic。 result5 : out std_logic_vector(3 downto 0)。 entity counter6 is port(Csignal : in std_logic。 VHDL 語言來實現(xiàn)基于 FPGA 的實際工程項目， 理論和實踐沒有有機的聯(lián)系起來，理論沒有起到應有的指導作用。 測量結(jié)果表明該設(shè)計達到了最初的提出的所有設(shè)計要求。 圖 424 頂層原理圖仿真的局部放大 附錄 31 圖 425 頂層原理圖仿真圖整體 分配引腳和下載實現(xiàn) 全部 仿真通過后，就運行 ISE 的設(shè)計實現(xiàn)，然后再打開 XILINX PACE，在里面分配引腳，即實現(xiàn)設(shè)計的輸入輸出端口與實際芯片的輸入輸出端口的對應連接。 end process。139。 and freq_value5 = 0000 and freq_value4 = 0000 and freq_value3 = 0000 and dp1 /= 39。 end if。 end case。 out5=1111111。 end case。 when 0011 = led = 0000110。 end case。 end if。 end multi。 use 。這樣就可以用一個譯碼器來實現(xiàn)對六個 4 位二進制數(shù)的譯碼。計數(shù)器輸出端與鎖存器輸入端對接，而進位輸出端則依次接到下一位計數(shù)器的保持端 cout_en，惟第六位即最高位的進位輸出作為溢出標志用over 來表示，用以顯示計數(shù)器計數(shù)是否溢出，溢出了就更換大一級的檔位。139。 else null。 elsif clk39。 carry_in : in std_logic。高質(zhì)量的測頻控制信號發(fā)生器的