【正文】 載器，直接與 PC 機(jī)并口相連，并通過(guò)上位機(jī)軟件 Libero 即可下載。 集成軟件如下 ModelSim：業(yè)界優(yōu)秀的 HDL 語(yǔ)言仿真器，提供友好的調(diào)試環(huán)境，支持VHDL 和 Verilog 混合仿真，采用直接優(yōu)化的編譯技術(shù)， Tcl/TK 技術(shù)和單一內(nèi)核仿真技術(shù)，編譯速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù) IP 核，是FPGA/ASIC 設(shè)計(jì)的 RTL 級(jí)核門級(jí)電路仿真的首選工具。 SoftConsole：免費(fèi)的處理器軟件開(kāi)發(fā)環(huán)境，帶有 C、 C++編譯器，支持Actel 的 CoreMP CortexM1 的軟件程序的編譯和調(diào)試功能，使用 USB 的下載器 FlashPro3 作為調(diào)試的硬件工具，為用戶的開(kāi)發(fā)和調(diào)試節(jié)省成本。計(jì)數(shù)完成時(shí) ok 信號(hào)被置高電平。 圖 39 被測(cè)信號(hào) 計(jì)數(shù)器 rest：復(fù)位信號(hào)，負(fù)脈沖有效； clkx：被測(cè)信號(hào)輸入端； clkp： 預(yù)置閘門信號(hào)輸入端，與預(yù)置閘門信號(hào)模塊的 clkp 端口相連； Nx：計(jì)數(shù)器輸出端，在預(yù)置閘門信號(hào)的高電平寬度內(nèi)，對(duì)被測(cè)信號(hào)的上升沿計(jì)數(shù)，輸出一個(gè) 11 位 2 進(jìn)制數(shù)； 計(jì)數(shù) Ns模塊 計(jì)數(shù) Ns 模塊是利用實(shí)際閘門模塊產(chǎn)生的實(shí)際閘門控制信號(hào)來(lái)控制對(duì)標(biāo)準(zhǔn)信號(hào) Ns 進(jìn)行計(jì)數(shù)，其模塊設(shè)計(jì)如圖 310 所示 。與計(jì)數(shù)器模塊的 ok 信號(hào)端相連，當(dāng)start 被置高時(shí)，除法器開(kāi)始計(jì)數(shù)； A， B：分別為 被除數(shù)和 除數(shù)，分別與計(jì)數(shù) 器的 Nx和 Ns 相連； err：除法出錯(cuò)信號(hào)端，當(dāng)被除數(shù)為零時(shí)， err 為高電平； ready：通信信號(hào)端，用于與單片機(jī)通信。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 18 parameter STATE_RUN = 339。 reg load, run, err。 run=1。 end default: next_state =339。 input clk, rest。 wire [n1:0] minus, carry。 end else if(load) begin D=0。 end else ok=1。 圖 319 整體設(shè)計(jì)連線 FPGA 部分整體設(shè)計(jì) 仿真結(jié)果如圖 319 所示。 74LS244:利用其 緩沖功能 對(duì)單片機(jī)輸出的段選信號(hào)電流進(jìn)行放大，使數(shù)碼管顯示更亮。 GND：接地。 P2 口 ： P2 口為一個(gè)內(nèi)部上拉電阻的 8 位雙向 I/O 口， P2 口緩沖器可接收，輸出 4 個(gè) TTL 門電流，當(dāng) P2 口被寫 “1”時(shí)，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。作為輸入，由于外部下拉為低電平， P3 口將輸出電流（ ILL）這是由于上拉的緣故。然而要注意的是：每當(dāng)用作外部數(shù)據(jù)存儲(chǔ)器時(shí)，將跳過(guò)一個(gè) ALE 脈沖。 EA/VPP：當(dāng) /EA 保持低電平時(shí)，則在此期間外部程序存儲(chǔ)器（ 0000HFFFFH），不管是否有內(nèi)部程序存儲(chǔ)器。如采用外部時(shí)鐘源驅(qū)動(dòng)器件， XTAL2 應(yīng)不接。 VCC： +5V 電源 。 4 位八段數(shù)碼管如圖 44 所示 [13]。 74LS244:利用其緩沖功能 對(duì)單片機(jī)輸出的段選信號(hào)電流進(jìn)行放大，使數(shù)碼管顯示更亮 。 在于 FPGA 進(jìn)行連接前，編寫簡(jiǎn)單的顯示驗(yàn)證程序?qū)懭雴纹瑱C(jī)， LED 燈正常顯示。 圖 51 實(shí)驗(yàn)驗(yàn)證 一 從圖 51 看出， 信號(hào)發(fā)生器發(fā)出信號(hào)的頻率是 ,測(cè)得的頻是6Hz。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 34 結(jié) 論 能夠?qū)崿F(xiàn)從 1Hz1KHz， 1KHz1MHz 的頻率測(cè)，基本完成課題要求 。 顯示電路： 方案一、通過(guò)用 VerilogHDL 語(yǔ)言直接編寫動(dòng)態(tài)顯示程序來(lái)控制 LED 數(shù)碼管的顯示。 在 Libero 集成開(kāi)發(fā)環(huán)境中把一些芯片做成軟核 ，可以嵌哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 35 入到 FPGA 中。從 論文選題、實(shí)驗(yàn)仿真到最后論文的撰寫， 李 老師都做了悉心的指導(dǎo)，并提出了許多寶貴的建議。a Jos233。 特別感謝研究所實(shí)驗(yàn)室老師和師兄、師姐為我論文的完成提供了許多幫助。 此設(shè)計(jì)只能對(duì) 1Hz1MHz 的頻率進(jìn)行測(cè)量，而不能測(cè)量信號(hào)的占空比，脈寬，周期的測(cè)量。方案一實(shí)現(xiàn)簡(jiǎn)單，無(wú)需任何外部硬件電路，只需編寫程序下載到 EasyFPGA030 進(jìn)行顯示。因此每個(gè)模塊都需要通過(guò)時(shí)鐘來(lái)控制實(shí)現(xiàn)所要求的邏輯功能。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 33 調(diào)試驗(yàn)證過(guò)程中出現(xiàn)的問(wèn)題和改進(jìn)方案： 問(wèn)題一、連線沒(méi)有錯(cuò)誤，但單片機(jī)上電時(shí) LED 卻沒(méi)能正確顯示。 結(jié)果 證明此硬件電路板設(shè)計(jì)可靠。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 30 圖 46 顯示電路設(shè)計(jì) 在位選信號(hào)上， 利用三極管的放大功能對(duì)電流進(jìn)行放大， 使數(shù)碼管顯示更 亮，器電阻參數(shù)選擇和設(shè)計(jì)如圖 47 所示。通過(guò)分時(shí)輪流控制各個(gè)數(shù)碼管的的 COM端，就使各個(gè)數(shù)碼管輪流受控顯示，這就是動(dòng)態(tài)驅(qū)動(dòng) 。共陽(yáng)數(shù)碼管是指將所有發(fā)光二極管的陽(yáng)極接到一起形成公共陽(yáng)極 (COM)的數(shù)碼管。 （ 2） 74LS244 是八同相三態(tài)緩沖器 /線驅(qū)動(dòng)器，其 s 器件對(duì)應(yīng)為74hc244,常用在單片機(jī) mcu 系統(tǒng)中，作為單片機(jī)的輸入輸出 數(shù) 據(jù)緩沖器，在選通時(shí)輸入數(shù)據(jù)送到總線上，在非選通時(shí)對(duì)總線呈高阻態(tài) ，其功能管腳如圖 43 所示 [12]。在 FLASH 編程期間，此引腳也用于施加 12V 編程電源（ VPP）。此時(shí)， ALE 只有在執(zhí)哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 27 行 MOVX， MOVC 指令是 ALE 才起作用。 RST：復(fù)位輸入。這是由于內(nèi)部上拉的緣故。當(dāng) P1 口的管腳第一次寫 1 時(shí)，被定義為高阻輸入。 74LS14：利用其集成的施密特除法器進(jìn)行波的整形。 ready 信號(hào)有個(gè)負(fù)脈沖的跳變。 被除數(shù)減去除數(shù)得到數(shù) R，在把數(shù) R 與除數(shù)比較，若 R 大于除數(shù)，則把數(shù) D 做加一運(yùn)算， 再繼續(xù)用數(shù) R 減去除數(shù)， 這樣一直運(yùn)算下去， 直到 數(shù) R 小于除數(shù)，所得的 D 便是商 ， R 則是余數(shù)。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 21 BO=B。 assign {carry, minus}={139。 input load, run。 endcase end always(posedge clk or negedge rest) begin if(!rest) current_state=STATE_INIT。b1。 count=0。 parameter STATE_FINISH = 339。 被除數(shù) A=00100000000=256，B=10000=16，求得 D=10000=16， R=0， ready 有個(gè)負(fù)脈沖的跳變（因?yàn)榉抡骘@示區(qū)域太小，后面的上升沿沒(méi)有顯示出來(lái)）。與分頻模塊的輸出端 clk_s 相連，因此標(biāo)準(zhǔn)信號(hào)的頻率分別是 1Hz 和 1KHz，也就是兩個(gè)量程范圍 ，測(cè)量的量程范 圍是1Hz1KHz， 1KHz1MHz； 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 15 clkr：實(shí)際閘門信號(hào)。 圖 34 計(jì)數(shù)器模塊仿真圖 分頻模塊 分頻模塊主要是對(duì) FGPA 產(chǎn)生的 48MHz 的時(shí)鐘 晶振頻率進(jìn)行分頻，獲得所需的控制信號(hào)頻率和標(biāo)準(zhǔn)信號(hào)頻率，其模塊 設(shè)計(jì) 如圖 35 所示 。 設(shè) 計(jì) 定 義綜 合布 局 布 線設(shè) 計(jì) 輸 入下 載 測(cè) 試仿 真綜 合 前 仿 真綜 合 后 仿 真布 局 布 線 后 仿 真 圖 32 Libero 設(shè)計(jì)流程圖 計(jì)數(shù)器模塊 計(jì)數(shù)器 模塊主要是利用 FPGA 提供的始終脈沖，產(chǎn)生一個(gè)控制閘門信號(hào)，利用控制閘門信號(hào)與被測(cè)信號(hào)共同產(chǎn)生一 個(gè)實(shí)際閘門信號(hào)，在利用這個(gè)實(shí)際閘門信號(hào)控制分別對(duì)被測(cè)信號(hào) xN 和標(biāo)準(zhǔn)信號(hào) Ns 計(jì)數(shù)，計(jì)數(shù)器 總體 設(shè)計(jì) 如圖 33 所示。 Designer： Actel公司提供的針對(duì) FPGA 的高效布局布線工具，用戶界面簡(jiǎn)單明了，可以在短時(shí)間內(nèi)完成布局布線，并生成反標(biāo)注文件和最終的編程下載文件，可以用圖形的方式管理約束管腳、瀏覽布局布線 的結(jié)果，提供時(shí)序約束和功耗分析的功能。 EasyFPGA030 開(kāi)發(fā)板如圖 31 所示 [8]。由于多周期同步測(cè)頻方法具有如是優(yōu)點(diǎn)，所以確定為最終的測(cè)頻的算法。但從圖 21 中可得實(shí)際閘門控制信號(hào)與被測(cè)信號(hào) xN 同步，因此消除了 1? 的脈沖誤差 ，并且此測(cè)頻方法不僅對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，而且去標(biāo)準(zhǔn)信號(hào) sN 也計(jì)數(shù)，所以稱為多周期同步測(cè)頻法 [6]。 但這兩種方法分 別適合高頻和低頻，在整個(gè)測(cè)量域內(nèi) 測(cè)量精度不同，因此要求等精度的話，要求在此基礎(chǔ)上進(jìn)行改進(jìn) [5]。 （ 2） 頻率測(cè)量范圍 在輸入電壓符合規(guī)定要求值時(shí)，能 夠正常進(jìn)行測(cè)量的頻率區(qū)間稱為頻率測(cè)量范圍，頻率測(cè)量范圍主要有放大整形電路的頻率響應(yīng)決定的。 第 4 章中，顯示及信號(hào)的整形設(shè)計(jì)。在閘門脈沖開(kāi)啟主門的期間，特定周期的窄脈沖才能通過(guò)主門，從而進(jìn)入計(jì)數(shù)器進(jìn)行計(jì)數(shù)，計(jì)數(shù)器的顯示電路則用來(lái)顯示被測(cè)信號(hào)的頻率值，內(nèi)部控制電路則用來(lái)完成各 種測(cè)量功能之間的切換并實(shí)現(xiàn)測(cè)量設(shè)置 [2]。頻率計(jì)能夠快速的捕捉到晶體振蕩器輸出頻率的變化，用戶通過(guò)使用頻率計(jì)能夠迅速的發(fā)現(xiàn)有故障的晶振產(chǎn)品，確保產(chǎn)品質(zhì)量 。 課題來(lái)源、目的和意義 隨著科學(xué)技術(shù)的發(fā)展，高精度集成電路的應(yīng)用，生產(chǎn)力得到了大幅度的發(fā)展，以大規(guī)模集成電路為主的各種設(shè)備成了當(dāng)今社會(huì)最常用的設(shè)備。 Pendulum 公司源于 Philips 公司的時(shí)間、頻率部門，在時(shí)間頻率測(cè)量領(lǐng)域具有 40 多年的研發(fā)生產(chǎn)經(jīng)歷。據(jù)統(tǒng)計(jì)，目前發(fā)達(dá)國(guó)家在電子產(chǎn)品開(kāi)發(fā)中 EDA 工具的利用率已達(dá) 50％，而大部分的 FPGA 已采用 HDL（ Hardware Description Language——硬件描述語(yǔ)言 ） 設(shè)計(jì)。 作者簽名： 日 期： 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） IV 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研 究成果。利用 74LS244三態(tài)緩沖器和三極管對(duì)電流進(jìn)行放大，使得 LED數(shù)碼管更亮。 利用 AT89C51單片機(jī) 與共陽(yáng)極 LED數(shù)碼管 對(duì)測(cè)量結(jié)果進(jìn)行 動(dòng)態(tài) 顯示 。 作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日 期： 使 用授權(quán)說(shuō)明 本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)校可以公布論文的部分或全部?jī)?nèi)容。 作者簽名： 日期： 年 月 日 導(dǎo)師簽名： 日期： 年 月 日 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） VI 目 錄 摘 要 ...........................................................I Abstract ........................................................II 第 1章 緒論 ......................................................1 課題背景 ...................................................1 課題來(lái)源、目的和意義 .......................................2 本文結(jié)構(gòu) ...................................................3 第 2章 主要研究?jī)?nèi)容 ..............................................4 引言 .......................................................4 數(shù)字頻率計(jì)主要技術(shù)指標(biāo) [4] ...................................4 常用直接測(cè)頻的方法 .........................................5 等精度頻率測(cè)量算法 .........................................5 等精度測(cè) 量誤差分析 .........................................6 總體設(shè)計(jì) ...................................................7 本章小結(jié) ...................................................7 第 3章 FPGA設(shè)計(jì) ......................