【文章內(nèi)容簡介】 （ 6） 靈活高效的全局時鐘網(wǎng)絡，提高設計性能 ，開發(fā)板上提供48MHz 的晶振頻率 ； （ 7） 在封裝上， A3P030 有 132QFN 和 100VQFP 兩種 ，此工程用的是開發(fā)板是 100VQFP 封裝型號 ； LiberoIDE 是 Actel FPGA 的集成開發(fā)環(huán)境 ，提供完整的 FPGA 設計工具，支持原理圖， HDL 輸入，并以用戶 GUI 的方式顯示 FPGA 的設計過程。 LiberoIDE 不僅帶有 Actel自身的高性能的布局布線工具，還集合了業(yè)界極具影響力的仿真、綜合等工具。簡化設計過程，方便用戶使用，能夠使設計得到最佳優(yōu)化，大大提高系統(tǒng)的性能。 集成軟件如下 ModelSim：業(yè)界優(yōu)秀的 HDL 語言仿真器，提供友好的調(diào)試環(huán)境，支持VHDL 和 Verilog 混合仿真，采用直接優(yōu)化的編譯技術， Tcl/TK 技術和單一內(nèi)核仿真技術，編譯速度快，編譯的代碼與平臺無關，便于保護 IP 核，是FPGA/ASIC 設計的 RTL 級核門級電路仿真的首選工具。 Synplify： Synplicity 公司提供的專門針對 FPGA/CPLD 的邏輯綜合工具，采用先進的 Timing Driven（時序驅動）核 （行為級綜合提取技術）算法引擎，使用簡便、性能優(yōu)良、軟件更新和技術創(chuàng)新速度快、綜合面積較小、綜合速度快。 Designer： Actel公司提供的針對 FPGA 的高效布局布線工具，用戶界面簡單明了，可以在短時間內(nèi)完成布局布線，并生成反標注文件和最終的編程下載文件，可以用圖形的方式管理約束管腳、瀏覽布局布線 的結果，提供時序約束和功耗分析的功能。 ViewDraw：圖形化設計輸入工具，使用麻煩 ，不易操作管理，容易出錯，不推薦使用。 SmartDesign：在 以上版本中集成，圖形化輸入方式，方便連接和直觀的校驗設計的正確性，可以創(chuàng)建和管理設計的內(nèi)部功能模塊，可以直接導入 IP cores 和 HDL 文件生成的模塊，功能較 ViewDraw 更強大，操作性更好。 WaveFormer:專用波形激勵生成工具，手動繪圖方式生成用戶所需要的波形激勵文件，免去編寫 HDL 激勵文件的繁瑣，不能描述復雜的測試激勵向量， 非常適合初學者的使用。 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 11 FlashPro:Actel 公司提供的編程下載軟件，通過 JTAG 接口對器件進行操作，可執(zhí)行的操作包括：下載文件、設置 /擦除密碼、校驗、讀取配置信息等，支持菊花鏈 JTAG 編程，支持 Pdb/Stp 文件下載。 CoreConsole：用于配置處理器軟核、總線和外圍設備，準許設計者用圖形化的方式快速搭建系統(tǒng)級的平臺，如 805 ARM CortexM1 平臺，用戶任意添加處理器的外設。 SoftConsole：免費的處理器軟件開發(fā)環(huán)境，帶有 C、 C++編譯器，支持Actel 的 CoreMP CortexM1 的軟件程序的編譯和調(diào)試功能，使用 USB 的下載器 FlashPro3 作為調(diào)試的硬件工具，為用戶的開發(fā)和調(diào)試節(jié)省成本。 集成開發(fā)軟件 設計流程如圖 32 所示 。 設 計 定 義綜 合布 局 布 線設 計 輸 入下 載 測 試仿 真綜 合 前 仿 真綜 合 后 仿 真布 局 布 線 后 仿 真 圖 32 Libero 設計流程圖 計數(shù)器模塊 計數(shù)器 模塊主要是利用 FPGA 提供的始終脈沖，產(chǎn)生一個控制閘門信號，利用控制閘門信號與被測信號共同產(chǎn)生一 個實際閘門信號，在利用這個實際閘門信號控制分別對被測信號 xN 和標準信號 Ns 計數(shù)，計數(shù)器 總體 設計 如圖 33 所示。 圖 33 計數(shù)器 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 12 rest：復位信號。負脈沖有效； start：開始信號，高電平有效。當置高時，計數(shù)器開始計數(shù)； clkx：被測頻率信號； clk：時鐘信號，由 EasyFPGA030 開發(fā)板提供的 48MHz 的 時鐘控制信號； ctl：量程控制選擇，低電平為 1Hz1KHz，高電平為 1KHz1MHz； ok：通信控制信號，在計數(shù)器完成計數(shù)后置高電平，通知除法器取數(shù)，并進行除法運算； Ns， Nx：分別是對標準信號和被測信號計數(shù)， 位寬帶為 11 為。 計數(shù)器模塊 仿真結果如圖 34 所示 。 clkx 被測信號設置的是 1MHz，標準信號 clks 由 48MHz 分頻得到的是 1KHz，計數(shù)器計得 Nx=20xx， Ns=2。計數(shù)完成時 ok 信號被置高電平。結果正確。 圖 34 計數(shù)器模塊仿真圖 分頻模塊 分頻模塊主要是對 FGPA 產(chǎn)生的 48MHz 的時鐘 晶振頻率進行分頻，獲得所需的控制信號頻率和標準信號頻率，其模塊 設計 如圖 35 所示 。 圖 35 分頻模塊 rest：復位控制信號 ，負脈沖有效； clk：時鐘信號，由 EasyFPGA030 開發(fā)板提供的 48MHz 的時鐘控制信號； 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 13 ctl：分頻控制信號，控制分頻的的大小。低 電平時分頻為 1Hz,高 電平時分頻為 1KHz； clk_s：為分得頻率的輸出端口； 預置閘門 模塊 預置閘門模塊是用分頻模塊分得的頻率作為控制時鐘信號，利用計數(shù)的方法產(chǎn)生一個預置閘門控制信號，其模塊設計 如圖 36 所示 。 圖 37 預置閘門信號 生成模塊 rest：復位信號，負脈沖 有效； clk：時鐘信號。與分頻模塊端口的 clk_s 相連，對 clk_s 信號進行計數(shù)，產(chǎn)生一個一定寬度的預置閘門信號； start：開始信號，高電平有效，置高時，開始產(chǎn)生預置閘門脈沖信號； clkp：產(chǎn)生閘門信號的輸出端； 實際閘門 模塊 實際閘門模塊是利用預置閘門模塊產(chǎn)生的預置閘門信號與從外部輸入的被測信號共同控制產(chǎn)生一個實際閘門控制信號，這個控制信號與被測信號時完全同步的，其模塊設計 如圖 38 所示 。 圖 38 實際閘門信號生成模塊 rest：復位信號，負脈沖有效； clkp： 預置閘門信號輸入端， 與預置閘門信號模塊的 clkp 端口相連； clkx：被測信號輸入端； 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 14 clkr：實際閘門信號輸出端，利用預置閘門信號與被測信號產(chǎn)生一 個 實際閘門信號； 計數(shù) Nx模塊 計數(shù) Nx模塊是利用實際閘門模塊產(chǎn)生的實際閘門控制信號來控制對被測量信號 Nx進行計數(shù)，其模塊設計 如圖 39 所示 。 圖 39 被測信號 計數(shù)器 rest：復位信號，負脈沖有效； clkx：被測信號輸入端； clkp： 預置閘門信號輸入端，與預置閘門信號模塊的 clkp 端口相連； Nx：計數(shù)器輸出端，在預置閘門信號的高電平寬度內(nèi)，對被測信號的上升沿計數(shù)，輸出一個 11 位 2 進制數(shù)； 計數(shù) Ns模塊 計數(shù) Ns 模塊是利用實際閘門模塊產(chǎn)生的實際閘門控制信號來控制對標準信號 Ns 進行計數(shù)，其模塊設計如圖 310 所示 。 圖 310 標準信號 計數(shù)器 rest：復位信號，負脈沖有效； clks：標準信號輸入端。與分頻模塊的輸出端 clk_s 相連，因此標準信號的頻率分別是 1Hz 和 1KHz，也就是兩個量程范圍 ，測量的量程范 圍是1Hz1KHz， 1KHz1MHz； 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 15 clkr：實際閘門信號。 Nx：計數(shù)器輸出端，在實際閘門信號的高電平寬度內(nèi)，對標準信號的上升沿計數(shù)，輸出一個 11 位 2 進制數(shù)； 通信控制模塊 通信控制模塊是在計數(shù)器對被測信號和標準信號計數(shù)完之后產(chǎn)生一個高電平的 ok 信號，這個信號通知后面的除法器模塊計數(shù)完成，可以取測量數(shù)據(jù)進行運算處理了，其模塊設計 如圖 311 所示 。 圖 311 通信控制模塊 rest：復位信號，負脈沖有效； clkr：實際閘門信號輸入端 。以 clkr 的下降沿作為計數(shù)完成時刻； start：開始信號，高電平有效，與預置閘門模塊的 start 是同一信號； ok：控制信號輸出端口，在計數(shù)器完成計數(shù)是 ok 產(chǎn)生一個高電平，通知后面的除法器模塊開始對計數(shù)器模塊所計得的數(shù)取值； 計數(shù)器各模塊連接詳 圖 把計數(shù)器內(nèi)部各個模塊：分頻模塊，預置閘門模塊，實際閘門模塊，計數(shù)器 Nx模塊，計數(shù)器 Ns 模塊，通信控制模塊 之間的端口用圖形化設計的方式連接起來， 連接時注意輸出端口必須與輸入端口連接，否側將會出錯，把外部輸入端口設置成頂層端口， 其連線 如圖 312 所示 。 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 16 圖 312 計數(shù)器內(nèi)部模塊 連接細圖 除法器模塊 除法器是把計數(shù)被測信號所計得的 Nx 作為被除數(shù)和標準信號所計得的Ns 作為除數(shù)相除，除得一個商和余數(shù)，其 模塊設計 如圖 313 所示 。 圖 313 除法器 rest：復位信號，負脈沖有效； clk：時鐘控制信號，輸入的是開發(fā)板上的 48MHz 的時鐘頻率； start：開始 信號，高電平有效。與計數(shù)器模塊的 ok 信號端相連，當start 被置高時，除法器開始計數(shù)； A， B：分別為 被除數(shù)和 除數(shù)，分別與計數(shù) 器的 Nx和 Ns 相連； err：除法出錯信號端，當被除數(shù)為零時， err 為高電平； ready：通信信號端，用于與單片機通信。當做完除法時， ready 給出一個負脈沖信號； D， R：分別為除法器除得的商和 余數(shù)； 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 17 除法器仿真結果如圖 315 所示 。 被除數(shù) A=00100000000=256，B=10000=16，求得 D=10000=16， R=0， ready 有個負脈沖的跳變（因為仿真顯示區(qū)域太小，后面的上升沿沒有顯示出來）。 圖 315 除法器模塊仿真結果 除法 控制器 除法控制器是接受控制信號通知后面的除法運算模塊進行取數(shù)并控制除法運算模塊進行運算，當除數(shù)為零時產(chǎn)生一個 err 信號，表示運算出錯 ，其模塊設計 如圖 314 所示 。 圖 314 除法控制器 rest：復位信號，負脈沖有效； clk：時鐘控制信號， 輸入的是 開發(fā)板上 48MHz 的時鐘頻率； start：開始信號， 高電平有效。與計數(shù)器模塊的 ok 信號端相連； load： 運算器開始 數(shù)據(jù)裝載控制信號； run： 運算器開始 運算控制信號； err：數(shù)據(jù)出錯信號端，但被除數(shù)為零時， err 被置高； 除法器狀態(tài)機源程序 [9]： module div_ctl(clk, rest, start, invalid, load, run, err)。 parameter STATE_INIT = 339。b001。 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 18 parameter STATE_RUN = 339。b010。 parameter STATE_FINISH = 339。b100。 input clk, rest, start, invalid。 output load, run, err。 reg [2:0] current_state, next_state。 reg [3:0] count。 reg load, run, err。 always@(current_state or invalid or count ) begin case(current_state) STATE_INIT: begin err=0。 count=0。 load=1。 run=0。 if(start==0) next_state=STATE_INIT。 else next_state=STATE_RUN。 end STATE_RUN: begin load=0。 run=1。 count=count+139。b1。 if(invalid)//1 begin err=1。 next_state=STATE_FINISH。 end else if(count==3000) next_state=STATE_FINISH。 哈爾濱工業(yè)大學（威海）本科畢業(yè)設計（論文） 19 end STATE_FINISH: begin load=0。 run=0。 end default: next_state =339。b000。 endcase end always@(posedge clk or negedge rest) begin if(!rest) current_state=STATE_INIT。 else current_state=next_state。 end endmodule 除法器狀態(tài)機分為三個狀態(tài)：一、 STATE_INIT 為初始化狀態(tài)； 二、 STATE_RU