【文章內容簡介】 uu2 的相位差，CP 脈沖從與門通過，以便實現同步，最后在計數器中記錄在相減波形一個正周期中通過了多少個標準時鐘脈沖，記為 N 。]6[圖 24 自動數字測相原理圖圖 25 自動數字測相波形圖如果 CP 脈沖的頻率為 ，被測信號頻率為 ，u1 和 u2 相減的波形的正脈寬fof為 ，則計數器結果 N 與 的關系為：t?t? （211）fot??因為 ＝ ，而 ，這樣就可求出 為：t??/f?2?? （212）fN/?有公式可知，測量精度取決于 的值， 越大，精度越高，因為本設計是基f于 FPGA 的，而處理高頻信號是 FPGA 的優(yōu)勢之一，所以可采用 50MHz 的基準信號進行測量，設計出的等精度相位計精度可達到百萬分之二。這種方法相比于模擬方法，精度和可靠程度要高的多，在開發(fā)周期和開發(fā)成本也具有相當優(yōu)勢；相比于傅立葉測相法，算法要簡單的多，雖然精度要差一些，但是這個缺點可以通過提高處理頻率來補償，在要求不是非常高的場合，使用這種算法是最合適的，而且在FPGA 中實現起來也較前一種方便的多，可以節(jié)省芯片資源，因為在 FPGA 設計中有一個重要原則——頻率面積原則，如果要追求高的處理頻率，就要占用更多資源為代價，本設計的特色之一就是高頻信號處理，所以用一個占用資源少的算法更為合算。 脈寬、占空比測量脈沖寬度測量時,測量電路在檢測到脈沖信號的上升沿時打開計數器,在下降沿時關閉計數器。設脈沖寬度為 ，計數時鐘周期為 ，計數結果為 ，則根據：TxTsN （213）Nf??/就可得出結果。由公式可知，測量精度還是有基準脈沖頻率決定。而占空比的測量，只需用得出的頻率求倒數，得到被測信號的周期 ，就可以T利用公式 得到，其中 為正脈沖寬度。%10???T??T第三章 等精度頻率相位計硬件結構以及實現 在本章中，會詳細介紹設計的硬件結構圖，使讀者對設計有一個具體了解，在第一節(jié)中，先對所選用的 FPGA 器件及其開發(fā)環(huán)境進行介紹，讓讀者對 FPGA 和設計所用的實驗箱的資源有具體了解；在此基礎上，在第二節(jié)中，具體介紹了系統(tǒng)的各個模塊的結構和信號流程，使讀者能夠深入了解課題的硬件設計思想。 FPGA 器件及設計開發(fā)板介紹 FPGA 簡介FPGA 即現場可編程門列陣，是大規(guī)?？删幊踢壿嬈骷?CPLD 外另一大 PLD器件，與傳統(tǒng) PLD 器件不同的是，傳統(tǒng) PLD 門列陣每個節(jié)點基本器件都是門，用門來組成觸發(fā)器，從而構成電路系統(tǒng)；而 FPGA 改用單元結構，也就是說每個節(jié)點上不是門，而是用門、觸發(fā)器等構成的邏輯單元，也叫邏輯元胞，并在邏輯單元之間預先做了許多連線。FPGA 通常包含三類可編程資源：可編程邏輯功能模塊、可編程 I/O 塊和豐富的可編程布線資源?？删幊踢壿嫻δ苣K排列成一個陣列，散布整個芯片；可編程 I/O 塊內完成引腳輸入輸出功能，分布于芯片四周；可編程布線資源將各邏輯功能模塊和 I/O 口連接起來，完成特定功能電路。與基于乘機相的邏輯形成結構不同（GAL、CPLD） ，FPGA 一般采用查找表結構作為邏輯形成方法，查找表本質上是一個 RAM。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個 LUT可看作一個 4 跟地址線的 161RAM，當用戶通過原理圖或編程語言描述一個邏輯電路后，FPGA 開發(fā)軟件會自動計算邏輯電路所有結果，并把結果寫入 RAM，這樣，當有一個輸入信號就等于輸入了一個地址，在表中查到相應內容，然后輸出即可。圖 31 FPGA 內部結構 FPGA 主要由嵌入式模塊（EAB） 、邏輯陣列塊（LAB） 、快速通道和 I/O 單元四部分組成，圖 31 為其結構圖，下面分別介紹其結構模塊：（1） 邏輯陣列 LAB邏輯陣列 LAB 是由一系列相鄰的 LE 構成的，每個 LAB 包括 8 個 LE、相連的進位鏈和級聯(lián)鏈，LAB 控制信號與 LAB 局部互連，LAB 構成了 FPGA 的“粗粒度”結構，有利于 EDA 軟件進行布局布線，優(yōu)化器件利用，提高性能，圖 32 是 LAB的結構圖。圖 32 LAB 結構圖（2） 快速通道在 FPGA 結構中，LE 和器件引腳之間的連接是通過快速通道實現的，快速通道遍布于整個 FPGA 器件，是一系列水平和垂直走向的連續(xù)式布線通道，即器件適于用在非常復雜的設計，采用這種布線結構可預測延時性能。（3） I/O 單元與專用輸入端口FPGA 器件的 I/O 引腳是有一些 I/O 單元驅動的。IOE 位于快速通道的行和列的末端，包含一個雙向 I/O 緩沖器和一個寄存器，這個寄存器可以用于需要快速建立時間的外部數據的輸入寄存器，也可以作為要求“時鐘到輸出”性能的數據輸出寄存器。FPGA 器件提供 6 個專用輸入引腳，用來驅動 IOE 寄存器的控制端，它使用了專用的布線通道。專用輸入的 4 個引腳可用來驅動全局信號。（4） 嵌入式陣列塊 EAB嵌入式陣列塊是輸入、輸出口上帶有寄存器的 RAM，是由一系列嵌入式 RAM單元構成，當要實現有關存儲器功能時，每個 EAB 提供 2048 個位，每一個 EAB 是一個獨立結構，它具有共同的輸入、互連和控制信號；EAB 可以非常方便的實現一些規(guī)模不大的 RAM、ROM、FIFO 或雙端口 RAM 等功能模塊，如圖 35 所示。而當 EAB 用來實現計數器、地址譯碼器、狀態(tài)機、乘法器、微控制器以及 DSP 等復雜邏輯時，每個 EAB 可以貢獻 100 到 600 個等效門。EAB 可以單獨使用，也可以組合起來使用 。]7[ 設計所用開發(fā)平臺（CreateSOPC1000A1CT）簡介CreateSOPC1000A1CT 片上系統(tǒng)教學開發(fā)平臺采用國際著名可編程邏輯器件公司Altera 的Cyclone 系列100 萬門FPGA 為核心，整個平臺采用模塊化設計，各種模塊可以自由組合，同時提供豐富的擴展接口，非常適合于FPGA開發(fā)和IP Core的設計驗證，以及本科生、研究生學習FPGA設計及中、高級SOPC設計。開發(fā)工程師可利用VHDL語言、Verilog 語言、原理圖或方程式，結合Altera集成開發(fā)環(huán)境Quartus II，進行編輯、綜合、仿真和布局布線，通CreateSOPC1000A1CT 加載配置并進行設計驗證，同時可以在此平臺上進行二次開發(fā)，它可以滿足絕大多數組合邏輯電路、時序邏輯電路設計需求；可以與PC機的串口連接實現與 PC機的通信；可以直接將實驗圖像顯示在VGA 監(jiān)視器上；還可以同時連接PS/2 鼠標、鍵盤等輸入外設；提供立體聲音頻接口；此平臺還提供USB和Ether 接口，可通過這兩個接口直接與計算機相連。FPGA可以嵌入FLASH controller, SDRAM controller等外圍接口和Nios II32位微處理器內核進行較高層次的可編程片上系統(tǒng)（SOPC）設計，進行SOPC設計時，直接利用C 語言編程,結合SOPC設計專業(yè)級集成開發(fā)環(huán)境Nios II IDE 即可完成。 系統(tǒng)模塊結構在研究了頻率、相位以及脈寬、占空比的基本概念、基本原理、參數計算及其檢測方法和對軟硬件開發(fā)環(huán)境有所了解后，本章將著重分析等精度頻率相位計的設計目標，對該系統(tǒng)的整體設計方案以及硬件系統(tǒng)的設計要點加以說明，以便讀者較為全面地了解該系統(tǒng)的設計原理和工作過程，從而更便于理解軟件系統(tǒng)的研制目標、設計思路和開發(fā)方法。本課題的總目標是設計基于 FPGA 的等精度頻率相位計，設計可分為兩個部分，分別是信號處理和數據計算，其中信號處理是接收被測信號在一定時間內對被測信號與以基準信號進行分別計數；數據處理是把計數器的結果按第二章介紹的方法和公式進行加減乘除運算，得到最終結果 。]8[系統(tǒng)應達到以下指標：（1）頻率測試功能：測頻范圍 1KHz～50MHz。測量精度全域相對誤差恒為百萬分之二。（2）脈寬測試功能：測試范圍 ～1s，測試精度 。（3）相位測試功能：測試范圍 0～360176。，測試精度 176。（4）占空比測試功能：測試范圍為 1%～99%。為實現設計要求，我把系統(tǒng)分為三個模塊，分別為：信號處理模塊，用于對標準頻率信號和未知頻率信號周期計數；計算模塊，用來處理計數器中的數據；譯碼顯示模塊，用來在FPGA開發(fā)平臺的8段LED管上顯示結果。下面分別對這三個模塊進行介紹。 信號處理模塊（1）分頻器模塊由于實驗箱上沒有獨立的信號輸入口用來輸入被測信號，所以在本設計中，所有被測信號均由FPGA內部產生，又因為設計所用標準頻率信號為50MHz ，所以接入系統(tǒng)被測信號輸入口的是一個分頻器，通過分配器，對設計所要實現的功能進行驗證。分頻器實際上是一個計數器，通過調節(jié)計數器的進制，就可以實現相應的分頻。（2）周期計數模塊按照第二章的原理，要測量未知信號的頻率，需要對標準和未知信號在一定時間進行計數，再通過計數器的計數值和他們之間的一定關系，得到被測周期，其結構圖如3 3所示。圖中，BCLK 和 TCLK 分別是標準頻率信號和被測信號； CL 是使能信號；CLR是全局清 0 信號；SS 是這樣一個信號，當 CL 為高電平時，被測信號的上升沿將其置 1，下降沿將其清 0；當 CL 為低電平時，被測信號的上升沿將其清 0，下降沿將其置 1。 其中，MUX21 是一個二選一的數據選擇器，SPUL 是選擇信號，當 SPUL 為高電平的時候，輸出 D 觸發(fā)器的 Q 端口信號，當 SPUL 為低電平的時候輸出 SS。BZH 和 TF 分別為標準信號計數器和被測信號計數器，其中 CLK1 和 CLK2 分別是兩個計數器的計數時鐘，BENA 為 BZH 的計數使能端， ENA 為 TF 計數使能端，CLR 為清 0 端。這樣，由圖可知，當 SPUL＝1 時，系統(tǒng)進行等精度測頻，這時，CL 被置高電平，但這時兩個計數器并未開始計數，直到此后被測信號 TCLK 出現一個上升沿，兩個計數器同時啟動，分別對被測信號和標準信號開始計數，在 CL變?yōu)榈碗娖胶?，計數仍未停止，直?TCLK 出現一個上升沿為止。當 SPUL＝0 時，系統(tǒng)被允許進行脈寬測試。此時 CL 的功能發(fā)生了變化， CL＝1 時，測信號高電平脈寬；CL＝0 時，測信號低電平脈寬，在脈寬測量中，只有 BZH 單獨計數，TF 不工作。 圖 33 周期計數模塊結構圖（3）相位差電路帶有相位差的兩個同頻率信號是通過一個鎖相環(huán)實現的 ，其輸入信號的頻率]10[是 50MHz，輸出信號的頻率是 20MHz，兩個信號之間的相位差為 10ns，在實際應用中，兩個產生相位差的信號應該是外界輸入的，而不是由系統(tǒng)自己產生，而因為所用的實驗箱資源有限，沒有相關的信號輸入口，所以只能用這種方法觀察實驗結果。如果要把該系統(tǒng)運用于實際，只需要把鎖相環(huán)替換成兩個具有相位差的信號就可，在實現方面沒有其他問題。圖34 相位差產生模塊結構圖如圖 34 所示，相位差電路是通過兩個 D 觸發(fā)器完成的，當基準信號 pa 上升沿到來時，觸發(fā)器 D1 的 Q 端置 1，而 pb 上升沿到來時，觸發(fā)器 D2 的 Q 端置 1，這樣就把 D1 的 Q 端清 0，從而通過 D1 的反向輸出端將 D2 的 Q 端清 0，完成波形相減得到相位差 。]1[在對其進行功能仿真時，當D1被清0后，D2沒有同時被清0，而是進行了一個延時，其仿真波形如圖35所示。圖 35 相位差信號產生模塊仿真結果 其中，in 為輸入的標準頻率信號，頻率為 50MHz，c0 和 c1 是由鎖相環(huán)產生的帶有固定 5ns 相位差的兩個信號，它們的頻率均為 50MHz，epo 是相位差產生模塊的輸出，從圖中可以看出，生成的相位相位差信號與 c0 和 c1 不是完全同步的，會有一定的延時，由于延時所造成的誤差為 ，這個誤差在測量中時允許的。 數據處理在本設計中，又四個數據需要測量，分別為：頻率、相位、脈寬和占空比，其中對頻率的測量需要標準頻率計數器和待測頻率計數器配合進行，因為被測信號的頻率計算公式為： （31）Nsxf??其中 為待測頻率計數器結果， 為標準頻率計數器計數結果， 是標準信號頻Nxs fs率，在本設計中，它的值是 50MHz。對于其他三個數據，只用標準頻率計數器就可以完成，計數公式在第二章已推導過，為了方便后面的說明，現在把它們重新列在下面：相位測量： （32）fosN????2其中 是標準信號頻率， 是被測相位信號頻率。fsfo脈寬測量： （33）fsT/1?其中 為正脈沖脈寬， 為正脈沖觸發(fā)時的計數值。?T1N同理 （34）fs/2??其中， 為負脈沖觸發(fā)時的計數值。2N占空比測量： （35）%10??T?T 為被測信號周期。 由上可知，整個設計的計算模塊可以劃分為兩大部分，分別計算用于計算頻率和計算脈寬、占空比、相位，計算模塊是由乘除法器和加法其構成的，對于這部