【文章內(nèi)容簡(jiǎn)介】 器的尋址及數(shù)據(jù)類型等細(xì)節(jié)可由編譯器管理；3.程序有規(guī)范的結(jié)構(gòu)，可分成不同的函數(shù)，這種方式可使程序結(jié)構(gòu)化；4.具有將可變的選擇與特殊操作組合在一起的能力，改善了程序的可讀性；5.提供的庫(kù)包含許多標(biāo)準(zhǔn)子程序，具有較強(qiáng)的數(shù)據(jù)處理能力；6.由于具有方便的模塊化編程技術(shù)，使已編好程序可容易地移植；Keil C51 181。Vision2集成開發(fā)環(huán)境是Keil Software，Inc/Keil Elektronik GmbH開發(fā)的基于80C51內(nèi)核的微處理器軟件開發(fā)平臺(tái)，內(nèi)嵌多種符合當(dāng)前工業(yè)標(biāo)準(zhǔn)的開發(fā)工具，可以完成從工程建立到管理、編譯、連接、目標(biāo)代碼的生成、軟件仿真和硬件仿真等完整的開發(fā)流程。尤其C編譯工具在產(chǎn)生代碼的準(zhǔn)確性和效率方面達(dá)到了較高的水平，而且可以附加靈活的控制選項(xiàng)，在開發(fā)大型項(xiàng)目時(shí)非常理想。Keil C51集成開發(fā)環(huán)境的主要功能有以下幾點(diǎn)：l 181。Vision2 for WindowsTM：是一個(gè)集成開發(fā)環(huán)境，它將項(xiàng)目管理、源代碼編輯和程序調(diào)試等組合在一個(gè)功能強(qiáng)大的環(huán)境中；l C51國(guó)際標(biāo)準(zhǔn)化C交叉編譯器：從C源代碼產(chǎn)生可重定位的目標(biāo)模塊；l A51宏匯編器：從80C51匯編源代碼產(chǎn)生可重定位的目標(biāo)模塊；l BL51連接/定位器：組合由C51和A51產(chǎn)生的可重定位的目標(biāo)模塊，生成絕對(duì)目標(biāo)模塊；l LIB51庫(kù)管理器：從目標(biāo)模塊生成鏈接器可以使用的庫(kù)文件；l OH51目標(biāo)文件至HEX格式的轉(zhuǎn)換器：從絕對(duì)目標(biāo)模塊生成Intel HEX文件；l RTX－51實(shí)時(shí)操作系統(tǒng)：簡(jiǎn)化了復(fù)雜的實(shí)時(shí)應(yīng)用軟件項(xiàng)目的設(shè)計(jì)。本設(shè)計(jì)采用的是C51的語(yǔ)言，因?yàn)镃語(yǔ)言的可讀性好、通俗易懂。 VHDL 語(yǔ)言簡(jiǎn)介美國(guó)國(guó)防部在20世紀(jì)70年代末和80年代初提出了VHSIC(Very High Speed Integrated Circuit)計(jì)劃，VHSIC計(jì)劃的目標(biāo)是為下一代集成電路的生產(chǎn)、實(shí)現(xiàn)階段性的工藝極限以及完成10萬門級(jí)以上的設(shè)計(jì)建立一項(xiàng)新的描述方法。1981年美國(guó)國(guó)防部提出了一種新的硬件描述語(yǔ)言HDL,稱為“超高速集成電路硬件描述語(yǔ)言”，簡(jiǎn)稱VHDL(VHISC Hardware Description Language)語(yǔ)言。VHDL語(yǔ)言是IEEE標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，并且已經(jīng)成為系統(tǒng)描述的國(guó)際公認(rèn)標(biāo)準(zhǔn)。VHDL語(yǔ)言的特點(diǎn)決定了它的地位，它的特點(diǎn)主要有：⑴ 強(qiáng)大的功能和靈活性。VHDL語(yǔ)言具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)明明確的程序來描述復(fù)雜的邏輯控制。為了有效控制設(shè)計(jì)的實(shí)現(xiàn)，它具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成；而且它還支持階層設(shè)計(jì)和提供模塊設(shè)計(jì)的創(chuàng)建。⑵ 獨(dú)立于器件的設(shè)計(jì)。⑶ 可進(jìn)行程序移植。VHDL語(yǔ)言的移植能力就是指同一個(gè)設(shè)計(jì)的VHDL語(yǔ)言描述可以從一個(gè)模擬工具移植到另一個(gè)模擬工具、從一個(gè)綜合工具移植到另一個(gè)綜合工具或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)。⑷ 性能評(píng)估能力。⑸ 易于ASIC移植。⑹ VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。VHDL語(yǔ)言的語(yǔ)法規(guī)范、標(biāo)準(zhǔn)，可讀性強(qiáng)。用VHDL語(yǔ)言書寫的代碼文件既是程序，又是文檔；既是設(shè)計(jì)人員進(jìn)行設(shè)計(jì)成果交流的交流文件，也可以作為合約簽約者之間的合同文本。盡管VHDL語(yǔ)言作為IEEE的工業(yè)標(biāo)準(zhǔn)具有許多其它硬件描述語(yǔ)言所不具有的主要優(yōu)勢(shì)，同時(shí)他也存在著一些不足之處。具體表現(xiàn)在：⑴ 需要了解較多的硬件電路知識(shí)。⑵ VHDL語(yǔ)言的描述會(huì)與實(shí)際硬件電路的工作方式不符。⑶ 不具有描述模擬電路的能力[7]。第四章 硬件電路設(shè)計(jì) 系統(tǒng)組成本設(shè)計(jì)的核心部件為AT89C51單片機(jī)和現(xiàn)場(chǎng)可編程芯片F(xiàn)PGA，所有信號(hào)包括標(biāo)準(zhǔn)頻率信號(hào)，被測(cè)信號(hào)，自校信號(hào)均可在AT89C51單片機(jī)的控制下送到FPGA芯片中，單片機(jī)將每次測(cè)試結(jié)果讀入內(nèi)存RAM中，經(jīng)運(yùn)算處理后，由RXD口以BCD碼的形式送入數(shù)碼管顯示電路顯示。整個(gè)系統(tǒng)在硬件上可分為顯示模塊、鍵盤輸入模塊和測(cè)頻模塊三個(gè)部分。鍵盤控制命令直連單片機(jī)，快速的實(shí)現(xiàn)測(cè)頻、測(cè)周期、測(cè)脈寬、測(cè)占空比及復(fù)位等功能的控制。該設(shè)計(jì)以FPGA系統(tǒng)外接的40MHz晶振作為標(biāo)準(zhǔn)頻率，單片機(jī)由外接的12MHz標(biāo)準(zhǔn)晶振提供時(shí)鐘電路。 等精度測(cè)頻系統(tǒng)框圖 鍵盤接口電路本設(shè)計(jì)采用獨(dú)立式鍵盤，其一般應(yīng)用在按鍵數(shù)量比較少的系統(tǒng)中。鍵盤控制命令由鍵盤掃描譯碼電路讀入，當(dāng)有按鍵按下時(shí)向單片機(jī)發(fā)出中斷請(qǐng)求讀取鍵值。鍵盤譯碼電路的ky引腳接單片機(jī)的外部中斷0輸入引腳，用于向單片機(jī)發(fā)出中斷請(qǐng)求讀取鍵值。沒有按鍵按下時(shí)，鍵盤譯碼電路的ky為高電平；當(dāng)有按鍵按下時(shí)，鍵盤掃描譯碼電路在確定不是干擾后，ky引腳變?yōu)榈碗娖剑騿纹瑱C(jī)發(fā)出中斷請(qǐng)求讀取鍵值，當(dāng)按鍵撤銷后，ky恢復(fù)高電平。鍵盤譯碼電路的k[0..2]用于向單片機(jī)輸入鍵值。由于單片機(jī)讀取鍵值的操作是通過外部中斷引起的，這樣在沒有鍵按下時(shí)，CPU就不會(huì)執(zhí)行掃描程序，提高了CPU工作的效率。 鍵盤接口電路 顯示電路 LED顯示模塊發(fā)光二極管LED是一種通電后能發(fā)光的半導(dǎo)體器件，其導(dǎo)電性質(zhì)與普通二極管類似。LED數(shù)碼顯示器就是由發(fā)光二極管組合而成的一種新型顯示器件。在單片機(jī)系統(tǒng)中應(yīng)用非常普遍。LED數(shù)碼顯示器是一種由LED發(fā)光二極管組合顯示字符的顯示器件。它使用了8個(gè)LED發(fā)光二極管，其中7個(gè)用于顯示字符，1個(gè)用于顯示小數(shù)點(diǎn)。LED數(shù)碼顯示器有兩種連接方法：（1）共陽(yáng)極接法。把發(fā)光二極管的陽(yáng)極連在一起構(gòu)成公共陽(yáng)極，使用時(shí)公共陽(yáng)極接+5V，每個(gè)發(fā)光二極管的陰極通過電阻與輸入端相連。當(dāng)陰極端輸入低電平時(shí)，段發(fā)光二極管就導(dǎo)通點(diǎn)亮，而輸入高電平時(shí)則不點(diǎn)亮。（2）共陰極接法。把發(fā)光二極管的陰極連在一起構(gòu)成公共陰極，使用時(shí)公共陰極接地。每個(gè)發(fā)光二極管的陽(yáng)極通過電阻與輸入端相連。當(dāng)陽(yáng)極端輸入高電平時(shí)，段發(fā)光二極管就導(dǎo)通點(diǎn)亮，而輸入低電平時(shí)則不點(diǎn)亮。在本設(shè)計(jì)中所采用的是共陰極接法的LED數(shù)碼顯示器，： LED數(shù)碼顯示管示意圖 顯示模塊LED數(shù)碼管顯示電路采用八片首尾相連的74LS164鎖存器和8個(gè)LED數(shù)碼管顯示測(cè)試結(jié)果?？紤]到提高單片機(jī)IO口的利用率，降低編程復(fù)雜性，提高單片機(jī)的計(jì)算速度以及降低數(shù)碼顯示器對(duì)主系統(tǒng)的干擾，采用串行靜態(tài)顯示方式。八片首尾相連的74LS164作為L(zhǎng)ED數(shù)碼管的靜態(tài)顯示鎖存器，芯片74LS164為TTL單向8位移位寄存器，可實(shí)現(xiàn)串行輸入，并行輸出。其中A、B(第2管腳)為串行數(shù)據(jù)輸入端，2個(gè)引腳按邏輯與運(yùn)算規(guī)律輸入信號(hào)，公用一個(gè)輸入信號(hào)時(shí)可并接，本次設(shè)計(jì)中將其接到AT89C51的RxD端，CLK(第8管腳)為時(shí)鐘輸入端，連接到AT89C51的TxD端。每一個(gè)時(shí)鐘信號(hào)的上升沿加到CLK端時(shí)，移位寄存器移一位，8個(gè)時(shí)鐘脈沖過后，8位二進(jìn)制數(shù)全部移入74LS164中。 (第9管腳)為復(fù)位端，當(dāng)=0時(shí)，移位寄存器各位復(fù)0，只有當(dāng)=1時(shí)，時(shí)鐘脈沖才起作用。由于74LS164芯片輸出低電平時(shí)具有8mA的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。因?yàn)?4LS164輸出沒有鎖存功能，所以在傳送信號(hào)時(shí)輸出端數(shù)碼管會(huì)有瞬間閃爍，但由于系統(tǒng)采用12HMz晶振，傳送波特率高達(dá)1M，且一次發(fā)送數(shù)據(jù)較少，故閃爍并不明顯[9]。表41是七段數(shù)碼管可以顯示的字符。表41 七段數(shù)碼管可以顯示的字符字符b7 b6 b5 b4 b3 b2 b1 b0共陰筆端碼 01 1 0 0 0 0 0 03FH 11 1 1 1 1 0 0 1 06H 21 0 1 0 0 1 0 0 5BH 31 0 1 1 0 0 0 0 4FH 41 0 0 1 1 0 0 1 66H 51 0 0 1 0 0 1 0 6DH 61 0 0 0 0 0 1 0 7DH 71 1 1 1 1 0 0 0 07H 81 0 0 0 0 0 0 0 7FH 91 0 0 1 0 0 0 0 6FH A1 0 0 0 1 0 0 0 77H B1 0 0 0 0 0 1 1 7CH C1 1 1 0 0 1 1 0 39H D1 0 1 0 0 0 0 1 5EH E1 0 0 0 0 1 1 0 79H F1 0 0 0 1 1 1 0 71H p1 0 0 0 1 1 0 0 73H H1 0 0 0 1 0 0 1 76H Y1 0 0 1 0 0 0 1 6EH不顯示1 1 1 1 1 1 1 1 00H 測(cè)量電路 測(cè)量電路是由測(cè)頻與自校選擇模塊、脈寬控制模塊和測(cè)頻/測(cè)周期模塊組成。其中測(cè)頻與自校選擇模塊是在系統(tǒng)自檢時(shí)，將標(biāo)準(zhǔn)頻率作為被測(cè)頻率信號(hào)送給系統(tǒng)，而在系統(tǒng)正常測(cè)量時(shí)，將被測(cè)信號(hào)送給系統(tǒng)。脈寬控制模塊和測(cè)頻/測(cè)周期模塊是根據(jù)按鍵鍵值共同控制選擇被測(cè)量。其中管腳Spul為脈寬和測(cè)頻/測(cè)周期的選擇輸入信號(hào)，由單片機(jī)根據(jù)需要發(fā)出。當(dāng)Spul為高電平時(shí)，測(cè)頻/測(cè)周期模塊的32位計(jì)數(shù)器的輸入使能由D觸發(fā)器控制，其測(cè)量預(yù)置門控時(shí)間為被測(cè)信號(hào)周期的整數(shù)倍，此時(shí)計(jì)數(shù)值用來計(jì)算被測(cè)信號(hào)的頻率；當(dāng)SPUL為低電平時(shí)，標(biāo)準(zhǔn)計(jì)數(shù)器的輸入使能由附加模塊的PL輸出來控制，測(cè)量門控時(shí)間為被測(cè)信號(hào)的一個(gè)正脈寬的時(shí)間或一個(gè)負(fù)脈寬的時(shí)間寬度，此時(shí)標(biāo)準(zhǔn)計(jì)數(shù)器的計(jì)數(shù)值用來測(cè)量被測(cè)信號(hào)的脈寬寬度。CLR為低電平時(shí)，計(jì)數(shù)器使能端BENA為低電平，測(cè)頻/測(cè)周期電路不工作，系統(tǒng)清零。Spul為1時(shí)，系統(tǒng)測(cè)量被測(cè)信號(hào)的頻率，當(dāng)CL變?yōu)楦唠娖綍r(shí)，在隨后到來的TCLK的上升沿BENA及START引腳變?yōu)楦唠娖?，?jì)數(shù)器開始計(jì)數(shù)；當(dāng)CL變?yōu)榈碗娖綍r(shí)，在隨后到來的TCLK上升沿BENA變?yōu)榈碗娖?，?jì)數(shù)器停止計(jì)數(shù)。同時(shí)START引腳變?yōu)榈碗娖接靡酝ㄖ獑纹瑱C(jī)計(jì)數(shù)結(jié)束。在單片機(jī)發(fā)出的sel2~sel0控制下通過data7~data0分8次將計(jì)數(shù)器的計(jì)數(shù)值讀入單片機(jī)[8]。 測(cè)量電路原理圖 測(cè)量電路波形圖 測(cè)量與自校選擇電路測(cè)頻與自校選擇電路采用的是圖形輸入方式。As為自校與測(cè)頻選擇，F(xiàn)X接標(biāo)準(zhǔn)頻率輸入，F(xiàn)S接被測(cè)頻率輸入。測(cè)頻與自校選擇電路用于系統(tǒng)自檢，當(dāng)as為高電平時(shí)，系統(tǒng)自檢開始，F(xiàn)OUT輸出標(biāo)準(zhǔn)頻率BCLK,將標(biāo)準(zhǔn)頻率作為被測(cè)頻率進(jìn)行測(cè)量，根據(jù)測(cè)量結(jié)果來判斷系統(tǒng)運(yùn)行是否正常；當(dāng)as為低電平時(shí)，系統(tǒng)自檢結(jié)束，F(xiàn)OUT輸出被測(cè)頻率TCLK。標(biāo)準(zhǔn)頻率取自FPGA的外部晶振。選擇控制信號(hào)as為高電平時(shí)，輸出端為BCLK；as為低電平時(shí)，輸出端為TCLK。 測(cè)頻與自校選擇電路原理圖 測(cè)頻與自校選擇電路波形圖 測(cè)頻/測(cè)周電路。測(cè)頻/測(cè)周期電路是由兩個(gè)32位計(jì)數(shù)器、一個(gè)D觸發(fā)器和一片MUX648選擇器組成。BCLK管腳為標(biāo)準(zhǔn)頻率信號(hào)的輸入引腳，TCLK管腳為被測(cè)頻率信號(hào)的輸入引腳；CL管腳為預(yù)置門控信號(hào)輸入引腳；CLR為計(jì)數(shù)器清零信號(hào)輸入引腳，每次新的測(cè)量開始時(shí)都要將計(jì)數(shù)器清零，以免產(chǎn)生錯(cuò)誤；sel2~sel0管腳為單片機(jī)讀入數(shù)據(jù)時(shí)的數(shù)據(jù)選擇信號(hào)輸入，以便單片機(jī)分八次將兩個(gè)32位計(jì)數(shù)器的計(jì)數(shù)值讀入。 等精度測(cè)頻原理圖當(dāng)系統(tǒng)開始測(cè)量被測(cè)信號(hào)的頻率時(shí)，首先由單片機(jī)將CLR端置為高電平，完成測(cè)試電路的初始化。接下來，單片機(jī)將門控信號(hào)CL置為高電平，由被測(cè)信號(hào)的上升沿將兩個(gè)計(jì)數(shù)器同時(shí)打開，對(duì)被測(cè)頻率和標(biāo)準(zhǔn)頻率同時(shí)進(jìn)行計(jì)數(shù)。門控時(shí)間結(jié)束后，單片機(jī)將門控信號(hào)CL置為低電平，在被測(cè)信號(hào)的下一個(gè)脈沖的上升沿到來時(shí)，兩個(gè)計(jì)數(shù)器將同時(shí)停止工作。計(jì)數(shù)結(jié)束后，由START端輸出的低電平來指示計(jì)數(shù)的結(jié)束，通過sel信號(hào)和MUX648多路選擇器將計(jì)數(shù)器中得到的64位數(shù)據(jù)分8次讀入單片機(jī)并按下式計(jì)算和結(jié)果顯示。設(shè)標(biāo)準(zhǔn)信號(hào)的頻率為Fs,被測(cè)信號(hào)的頻率為Fx，在一次預(yù)置門控時(shí)間內(nèi)，對(duì)被測(cè)信號(hào)的計(jì)數(shù)器為Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為Ns，則下式成立： (41)兩計(jì)數(shù)器的計(jì)數(shù)周期總是等于被測(cè)信號(hào)TCLK周期的整數(shù)倍，這是確保TCLK在任何頻率下測(cè)頻結(jié)果都能保持恒定精度的關(guān)鍵。，CLR為低電平時(shí)，計(jì)數(shù)器使能端BENA為低電平，測(cè)頻電路不工作。當(dāng)CLR和CL均為高電平后，在隨后到來的TCLK上升沿使BENA變?yōu)楦唠娖剑?jì)數(shù)器開始計(jì)數(shù)；當(dāng)CL便為低電平后，在隨后到來的TCLK上升沿使BENA變?yōu)榈碗娖?，?jì)數(shù)器停止計(jì)數(shù)，同時(shí)START引腳變?yōu)榈碗娖?，通知單片機(jī)計(jì)數(shù)已結(jié)束。在單片機(jī)發(fā)出的sel2~sel0控制下通過data7~data0分8次將計(jì)數(shù)器的計(jì)數(shù)值讀入單片機(jī)。 測(cè)頻模塊的波形圖 脈寬控制電路。該電路采用的是圖形輸入法。CL為單片機(jī)發(fā)出的預(yù)置門控信號(hào)，CLR為單片機(jī)發(fā)出的復(fù)位信號(hào)，TCLK為被測(cè)信號(hào)的輸入，1引腳始終接高電平。輸出引腳PL有兩個(gè)作用：一是在某些情況下作為標(biāo)準(zhǔn)頻率計(jì)數(shù)器的使能控制信號(hào)；二是作為計(jì)數(shù)器計(jì)數(shù)結(jié)束信號(hào)