【文章內(nèi)容簡(jiǎn)介】 CPLD 的高速、高可靠性，完成待測(cè)信號(hào)的測(cè)量和基準(zhǔn)時(shí)鐘計(jì)數(shù)部分，利用單片機(jī)靈活的邏輯控制能力和強(qiáng)大的數(shù)據(jù)處理能力，完成整個(gè)系統(tǒng)的控制及數(shù)據(jù)處理。由等精度測(cè)頻原理知：若能精確地實(shí)現(xiàn)計(jì)數(shù)， 經(jīng)過(guò)簡(jiǎn)單的乘除運(yùn)算， 即可得到待測(cè)頻率。然而， 在兆赫茲級(jí)的計(jì)數(shù)， 一般的單片機(jī)就無(wú)能為力了， 而 CPLD 的時(shí)鐘頻率可達(dá)納秒級(jí)， 完全可以實(shí)現(xiàn)其計(jì)數(shù)功能。因此方案一不理想。但是，CPLD 內(nèi)部資源本身就較少，在完成計(jì)數(shù)的同時(shí)，要 CPLD 完成兆級(jí)以上的乘除運(yùn)算， 需消耗更多的硬件資源， 而單片機(jī)在不受運(yùn)行速度限制時(shí)幾乎不要增加任何成本，因此方案二也不理想。所以，方案三用 CPLD 完成計(jì)數(shù)，用單片機(jī)完成控制、運(yùn)算和顯示最為理想。 *********2022 屆物理與電子科學(xué)學(xué)院學(xué)士學(xué)位論文（設(shè)計(jì)）6 系統(tǒng)整體方案本系統(tǒng)主要由四部組成：控制部分、計(jì)數(shù)部分、數(shù)據(jù)處理部分及顯示部分。由于所用 CPLD 芯片內(nèi)資源較少，其內(nèi)部只能設(shè)置一個(gè) 32 位計(jì)數(shù)器，用來(lái)測(cè)量被測(cè)信號(hào)個(gè)數(shù)，另外一個(gè)計(jì)數(shù)器用單片機(jī)內(nèi)部定時(shí)器。所以，各個(gè)硬件分工情況為：CPLD 完成對(duì)被測(cè)信號(hào)的測(cè)量計(jì)數(shù)和總線設(shè)計(jì)；單片機(jī)完成對(duì)基準(zhǔn)時(shí)鐘的計(jì)數(shù)和對(duì)整個(gè)測(cè)量系統(tǒng)的控制，包括對(duì) CPLD 測(cè)量過(guò)程的控制、數(shù)據(jù)的緩存、測(cè)量結(jié)果數(shù)據(jù)的處理和 LCD1602 的驅(qū)動(dòng)；頻率為 的標(biāo)準(zhǔn)晶振提供系統(tǒng)的基準(zhǔn)時(shí)鐘信號(hào)和單片機(jī)的時(shí)鐘電路；LCD1602 完成測(cè)量結(jié)果的顯示。系統(tǒng)設(shè)計(jì)原理圖如圖 3 所示。圖 3 系統(tǒng)設(shè)計(jì)原理圖（1）計(jì)數(shù)器 1 使用單片機(jī)內(nèi)部定時(shí)器 0 作為計(jì)數(shù)器，對(duì)基準(zhǔn)時(shí)鐘計(jì)數(shù)。（2）計(jì)數(shù)器 2 為 CPLD 內(nèi)部生成的 32 位計(jì)數(shù)器，對(duì)待測(cè)信號(hào)計(jì)數(shù)。（3）基準(zhǔn)時(shí)鐘 fo，由單片機(jī)晶振提供，頻率為 。（4）預(yù)置閘門由單片機(jī) 輸出， 為計(jì)數(shù)器 2 的清零信號(hào)，高電平有效， 為計(jì)數(shù)器的使能信號(hào)，控制計(jì)數(shù)器 1 和計(jì)數(shù)器 2 計(jì)數(shù)的啟動(dòng)與停止。（5）數(shù)據(jù)處理，掃描顯示都由單片機(jī)軟件程序?qū)崿F(xiàn)。（6）由 LCD1602 顯示測(cè)量結(jié)果。系統(tǒng)的測(cè)量流程大致如下：首先，單片機(jī)發(fā)出清零信號(hào)，對(duì)外部 CPLD計(jì)數(shù)器（即圖中計(jì)數(shù)器 2）清零，然后將內(nèi)部定時(shí)器清零（即圖中計(jì)數(shù)器1），配置成外部時(shí)鐘控制方式，然后發(fā)出計(jì)數(shù)啟動(dòng)信號(hào)???，當(dāng)啟動(dòng)信號(hào)置1 和外部信號(hào)上升沿到來(lái)時(shí)，計(jì)數(shù)器閘門打開，CPLD 內(nèi)計(jì)數(shù)器和單片機(jī)定*********2022 屆物理與電子科學(xué)學(xué)院學(xué)士學(xué)位論文（設(shè)計(jì)）7時(shí)器同時(shí)計(jì)數(shù)，單片機(jī)通過(guò)查詢計(jì)數(shù)器，判斷計(jì)數(shù)時(shí)間，該計(jì)數(shù)時(shí)間必須小于外部 32bit 計(jì)數(shù)器溢出時(shí)間，時(shí)間一到，單片機(jī)發(fā)出停止計(jì)數(shù)信號(hào)，啟動(dòng)信號(hào)關(guān)閉，此時(shí)當(dāng)外部信號(hào)上升沿到來(lái)時(shí)，計(jì)數(shù)器閘門關(guān)閉，CPLD 內(nèi)計(jì)數(shù)器和單片機(jī)定時(shí)器停止計(jì)數(shù)。然后，單片機(jī)讀回外部計(jì)數(shù)結(jié)果和內(nèi)部計(jì)數(shù)器計(jì)數(shù)結(jié)果，計(jì)算可得到被測(cè)信號(hào)的頻率，送 LCD 顯示。 單片機(jī)與 CPLD 連接方案單片機(jī)與 CPLD 之間可以根據(jù)需要，采用多種不同的接口方式，這里提出一種總線接口方案，采用三總線（數(shù)據(jù)、控制、地址）結(jié)構(gòu)，如圖 4所示，雙向數(shù)據(jù)總線完成數(shù)據(jù)傳輸，單向控制總線和地址總線通過(guò) CPLD對(duì)外圍對(duì)象控制。C P L D單向控制總線單向地址總線雙向數(shù)據(jù)總線M C UP 0W rR dA l eA 1 5I OD e d . I n p u tG l o b a l O EG l o b a l C L KG l o b a l C l e a r圖 4 單片機(jī)與 CPLD 總線結(jié)構(gòu)的接口原理圖單片機(jī) P0 口為雙向數(shù)據(jù)總線，該 P0 口同 CPLD 的通用 IO 口連接，完成數(shù)據(jù)和低 8 位地址傳送；控制總線包括單片機(jī)讀寫控制總線 Rd 和 Wr，以及地址鎖存信號(hào) Ale（ Address Lock Enable），地址總線 A15（）?？刂瓶偩€和地址線通過(guò) CPLD 的全局輸入信號(hào)引腳輸入，包括全局時(shí)鐘Globle Clk，全局清零輸入 Global Clear，全局使能輸入 Global OE，特定輸入 。這些全局信號(hào)同 CPLD 里面的每一個(gè)單元相連，當(dāng)用外部的時(shí)鐘來(lái)觸發(fā)時(shí)，用這些信號(hào)比用普通管腳速度快，保證信號(hào)到每個(gè)宏單元的延時(shí)相同并且延時(shí)最短。這里就經(jīng)典 51 系列單片機(jī)和 ATERAL 公司的 EPM7064 接口為例，設(shè)計(jì)單片機(jī)通過(guò) CPLD 實(shí)現(xiàn)地址鎖存，地址譯碼譯碼，LCD、ADC080DAC0832 的接口設(shè)計(jì)，實(shí)現(xiàn)靈活可擴(kuò)展地址編碼。電路如圖 5 所示。*********2022 屆物理與電子科學(xué)學(xué)院學(xué)士學(xué)位論文（設(shè)計(jì)）8IN3142567STAREOCD9LK0VF+G BUP./xWXlobakerdnputM[]iqysH圖 5 單片機(jī)擴(kuò)展圖 單片機(jī)定時(shí)及數(shù)據(jù)處理方案51 板上沒有頻率非常高的基準(zhǔn)晶振源，我們只好選擇單片機(jī)時(shí)鐘晶振做基準(zhǔn)源，同時(shí)考慮到 Mini51B 上 CPLD 資源有限，很難勝任完整的等精度控制邏輯，經(jīng)過(guò)實(shí)驗(yàn)測(cè)試，我們選擇單片機(jī)內(nèi)部定時(shí)器做計(jì)數(shù)器 1。定時(shí)計(jì)數(shù)器硬件結(jié)構(gòu)如圖 6 所示，當(dāng) C/T =1 時(shí)，多路開關(guān)與引腳 Tn 腳相連，定時(shí)器計(jì)數(shù)脈沖由外部輸入，當(dāng) C/T =0 時(shí)，定時(shí)器計(jì)數(shù)脈沖由晶振頻率經(jīng)過(guò) 12 分頻后做為定時(shí)器計(jì)數(shù)脈沖。當(dāng) GATE=0 時(shí)，封鎖“或”門，這時(shí)“或”門輸出為 1，使引腳 INTn 輸入信號(hào)無(wú)效。打開“與”門，此時(shí)由TRn 控制定時(shí)器的開關(guān)。若 GATE=1，當(dāng) TRn 為 1 時(shí)，外部信號(hào)電平通過(guò)INTn 引腳直接開啟或關(guān)斷定時(shí)器計(jì)數(shù)。這里將定時(shí)器設(shè)置成方式一且為外部引腳 INTn 做門控信號(hào)啟動(dòng)關(guān)閉計(jì)數(shù)器。單片機(jī)給 CPLD 提供啟動(dòng)停計(jì)數(shù)門控信號(hào)，計(jì)數(shù)器清零信號(hào)，CPLD反饋給單片機(jī)定時(shí)計(jì)時(shí)器門控信號(hào)，這樣可以保證系統(tǒng)的設(shè)計(jì)與原理一直。測(cè)量結(jié)束，單片機(jī)根據(jù)定時(shí)器計(jì)數(shù)結(jié)果和 CPLD 計(jì)數(shù)結(jié)果計(jì)算出信號(hào)的頻率，數(shù)據(jù)處理后送 LCD 顯示。*********2022 屆物理與電子科學(xué)學(xué)院學(xué)士學(xué)位論文（設(shè)計(jì)）9圖 6 單片機(jī)定時(shí)計(jì)數(shù)器硬件結(jié)構(gòu) CPLD 計(jì)數(shù)方案CPLD 計(jì)數(shù)原理框圖如圖 7 所示，過(guò)程如下：當(dāng)預(yù)置閘門有效時(shí)，由于DFF 觸發(fā)器為邊沿觸發(fā)器，在上升沿時(shí)才將數(shù)據(jù)輸出，所以 DFF 觸發(fā)器輸出端并不立即置 1，只有當(dāng)外部信號(hào)上升沿到來(lái)時(shí)， DFF 觸發(fā)器輸出端才有效。這樣保證了兩計(jì)數(shù)器的允許信號(hào)在被測(cè)信號(hào)的上升沿到來(lái)時(shí)同時(shí)有效。當(dāng)預(yù)置閘門關(guān)閉時(shí)，兩計(jì)數(shù)器的允許信號(hào)只有在被測(cè)信號(hào)的上升沿到來(lái)時(shí)同時(shí)關(guān)閉。被測(cè)信號(hào)通過(guò)與門直接接在計(jì)數(shù)器的輸入端，這樣就保證了被測(cè)信號(hào)的計(jì)數(shù)值絕對(duì)正確，由于基準(zhǔn)信號(hào)的計(jì)數(shù)閘門與被測(cè)信號(hào)嚴(yán)格同步，所以理論上只會(huì)有一個(gè)脈沖的誤差。CPLD 內(nèi)計(jì)數(shù)器為 32 位，在預(yù)置時(shí)間內(nèi)，只要計(jì)數(shù)器不溢出，即可準(zhǔn)確測(cè)量被測(cè)信號(hào)個(gè)數(shù)。D 觸發(fā)器3 2 位計(jì)數(shù)器DQC L KC KE NQ [ 3 1 : 0 ]預(yù)置閘門F x數(shù)據(jù)輸出n G A T E圖 7 CPLD 計(jì)數(shù)原理框圖4 方案實(shí)現(xiàn) CPLD 設(shè)計(jì)這部分在 Max+plusII 環(huán)境下完成的，可用原理圖輸入和 VHDL 硬件描語(yǔ)言，這里我們采用直觀的原理圖輸入。電路如圖 8 所示。*********2022 屆物理與電子科學(xué)學(xué)院學(xué)士學(xué)位論文（設(shè)計(jì)）10 圖 8 CPLD 硬件電路設(shè)計(jì)圖圖 8 中，硬件電路設(shè)計(jì)共包括四個(gè)部分：輸入部分、輸出部分、計(jì)數(shù)器部分和總線接口部分。mcu_ctr1 模塊為總線接口模塊， frequency 模塊為測(cè)量計(jì)數(shù)控制模塊。（1）信號(hào)測(cè)量部分設(shè)計(jì)，電路如圖 9 所示。圖 9 Frequency 模塊的測(cè)量控制部分設(shè)計(jì)圖圖 9 中：①P10_En 為預(yù)置閘門信號(hào)輸入端。②fx 為外部被測(cè)信號(hào)輸入端。③P11_Clr 為 counter32 計(jì)數(shù)器清零信號(hào)輸入端。④Gate 為兩計(jì)數(shù)器計(jì)數(shù)允許信號(hào)輸出端。⑤dd[31:0]為 counter32 計(jì)數(shù)器的 32 位數(shù)據(jù)輸出端。⑥D(zhuǎn)FF 觸發(fā)器完成兩計(jì)數(shù)器計(jì)數(shù)同步。⑦counter32 計(jì)數(shù)器對(duì)外部信號(hào)進(jìn)行計(jì)數(shù)。這部分實(shí)現(xiàn)對(duì)兩計(jì)數(shù)器計(jì)數(shù)同步的控制和對(duì)外部信號(hào)的計(jì)數(shù)功能。模塊功能的實(shí)現(xiàn)過(guò)程如下：當(dāng) P10_En 預(yù)置閘門有效時(shí)，由于 DFF 觸發(fā)器為*********2022 屆物理與電子科學(xué)學(xué)院學(xué)士學(xué)位論文（設(shè)計(jì)）11邊沿觸發(fā)器，在上升沿時(shí)才將數(shù)據(jù)輸出，所以計(jì)數(shù)器允許信號(hào) Gate 并不立即置 1，只有當(dāng)外部信號(hào)上升沿到來(lái)時(shí)，計(jì)數(shù)器允許信號(hào) Gate 才有效。這樣保證了兩計(jì)數(shù)