【文章內(nèi)容簡介】 么不完全符合設計者的需要。這種矛盾來自于 FPGA 本身的結(jié)構(gòu)局限性， 短期內(nèi)很難得到很好的解決。 (6).盡管 FPGA 實現(xiàn)了 ASIC 設計的硬件仿 真，但是由于 FPGA 和門陣列、標準單元等傳統(tǒng) ASIC形式的延時特性不盡相同，在將 FPGA設計轉(zhuǎn)向其它 ASIC設計時，仍然存在由于延時不匹配造成設計失敗的可能性。針對這個問 題，國際上出現(xiàn)了用 FPGA 數(shù)組對 ASIC 進行硬件仿真的系統(tǒng) (如 Quickturn 公司的硬件仿真系統(tǒng) )。這種專用的硬件仿真系統(tǒng)利用軟硬件結(jié)合的方法，用 FPGA 數(shù)組實現(xiàn)了 ASIC 快速原型，接入系統(tǒng)進行測試。該系統(tǒng)可以接受指定 的測試點，在 FPGA數(shù)組中可以直接觀測 (就像軟件模擬中一樣 )，所以大大 提高了仿真的準確性和效率 [9]。 硬件描述語言 (HDL) 硬件描述語言 (HDL)是相對于一般的計算機軟件語言如 C , Pascal 而言的。 HDL 是用于設計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。設計者可以利用 HDL 程序來描述所希望的電路系統(tǒng)，規(guī) 定其結(jié)構(gòu)特征和電路的行為方式 。然后利用綜合器和適配器將此程序變成能控 制FPGA 和 CPLD 內(nèi)部結(jié)構(gòu)、并實現(xiàn)相應邏輯功能的門級或更底層的結(jié)構(gòu)網(wǎng)表 文件和下載文件。硬件描述語言具有以下幾個優(yōu)點 :，方法靈 活，支持廣泛。 周期，降低了硬件電路的設計難度。 早期仿真，在系統(tǒng)設計早期就可發(fā)現(xiàn)并排除存在的問題。 計與工藝技術(shù)無關(guān)。 ，規(guī)范，易與共享和復用。就 FPGA/CPLD 開 發(fā)來說， VHDL語言是最常用和流行的硬件描述語言之一。本次設計選用的就 是 VHDL 語言， 7 下面將主要對 VHDL 語言進行介紹。 語言簡介 VHDL 是超高速集成電路硬件描述語言的英文字頭縮寫簡稱，其英文全名是VeryHigh Speed Integrated Circuit Hardware Description Language。它是在 70 ~ 80年代中由美國國防部資助的 VHSIC(超高速集成電路 )項目開發(fā)的產(chǎn)品，誕生于1982 年。 1987 年底， VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)確認為標準硬件描述語言。自 IEEE公布了 VHDL的標準版本 ((IEEE std 10761987 標準 )之后，各 EDA 公司相繼推出了自己的 VHDL 設計環(huán)境。此后，VHDL 在電子設計領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標準 HDL。1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL 的內(nèi)容，公布了新版本的 VHDL，即 ANSI/IEEE std 10761993 版本。 1996年 IEEE 成為 VHDL 綜合標準 [10]。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應用設計。與其它的 HDL 相比， VHDL 具有更強的行為描述能力，從而決定了它成為系統(tǒng)設計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 就目前流行的 EDA 工具和 VHDL 綜合器而言，將基于抽象的行為描述風格的 VHDL程序綜合成為具體的 FPGA 和 CPLD 等目標器件的網(wǎng)表 文件 己不成問題。 VHDL語言在硬件設計領(lǐng)域的作用將與 C 和 C++在軟件設計領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設計中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將成為數(shù)字系統(tǒng)設計領(lǐng)域中所有技術(shù)人員必須掌握的一種語言。 VHDL 和可編程邏輯器件的結(jié)合作為一種強有力的設計方式，將為設計者的產(chǎn)品上市帶來創(chuàng)紀錄的速度。 利用 VHDL 語言開發(fā)的優(yōu)點 VHDL 語言與其它 HDL 語言相比有一些自己的特色，下面作一簡要說明。 (1)設計功能強、方法靈活、支持廣泛。 VDHL 語言 支持自上而 下 (Top_Down)的設計方法，它具有功能強大的語言結(jié)構(gòu)，可用簡潔明確的代碼 描述來進行復雜控制邏輯的設計，可以支持同步電路、異步電路、以及其它隨 機電路的設計。其范圍之廣是其它 HDL 語言所不能比擬的。此外， VHDL 語言 可以自定義數(shù)據(jù)類型，這也給編程人員帶來了較大的自由和方便。 (2)系統(tǒng)硬件描述能力強。 VHDL 語言具有多層次的設計描述功能，可以 系統(tǒng)的數(shù) 學模型直到門級電路，支持設計庫和可重復使用的組件生成，它支持 階層設計且提供模塊設計的創(chuàng)建。 VHDL 語言能進行系統(tǒng)級的硬件描述是它的 一個最突出的優(yōu)點。 (3)可以進行與工藝無關(guān)編程。 VHDL 語言設計系統(tǒng)硬件時，沒有嵌入描 與 8 工藝相關(guān)的信息，不會因為工藝變化而使描述過時。與工藝技術(shù)有關(guān)的參數(shù)可 通過 VHDL 提供的類屬加以描述，工藝改變時，只需修改相應程序中的類屬參數(shù)即可。 (4)VHDL 語言標準、規(guī)范，易于共享和復用。 VHDL 既是 IEEE 承認的標 準，故 VHDL 的設計描述可以被不同的 EDA 設計工具所支持。從 一個仿真工 具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一個工 作平臺移植到另一個工作平臺去執(zhí)行。這意味著同一個 VHDL 設計描述可以在 不同的設計項目中采用，方便了設計成果的設計和交流。另外， VHDL 語言的 語法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來了極大的好處。 (5)方便 ASIC 移植。 VHDL 語言的效率之一，就是如果你的設計是被綜合 到一個 FPGA 的話，則可以使你設計的產(chǎn)品以最快速度上市。當產(chǎn)品 的產(chǎn)量達到相當?shù)臄?shù)量時，采用 VHDL 進行的設計可以很容易轉(zhuǎn)成用專用集成 電路 (ASIC)來實現(xiàn)，僅僅需要更換不同的庫重新進行綜合。由于 VHDL 是一 個成熟的定義型語言，可以確保 ASIC 廠商交付優(yōu)良質(zhì)量的器件產(chǎn)品。此外， 由于工藝技術(shù)的進步，需要采用更先進的工藝時，仍可以采用原來的 VHDL 代 碼。 QuartusII 概述 QuartusII 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應商之一。 QuartusII 在 21 世紀初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX+PLUSII 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。它提供了一種與結(jié)構(gòu)無關(guān)的設計環(huán)境，使設計者能方便地進行設計輸入、快速處理和器件編程。 Altera 的 QuartusII 提供了完整的多平臺設計環(huán)境，能滿足各種特定設計的需要，也是 FPGA設計的綜合性環(huán)境和 FPGA開發(fā)的基本設計工具，并為 Altera DSP開發(fā)包進行系統(tǒng)模型設計提供了集成組合環(huán)境。 QuartusII 設計工具完全支持VHDL、 Verilog 的設計流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。 QuartusII也可利用第三方的綜合工具。同樣， QuartusII 具備仿真功能，同時也支持第 三方的仿真工具，如 ModelSim。此外， QuartusII 與 MATLAB 和 DSP Builder 結(jié)合，可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)和數(shù)字通信模塊的開發(fā)。 QuartusII 包括模塊化的編譯器。編譯器包括的功能模塊有分析 /綜合器（ Analsis amp。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時序分析器（ Timing Analyzer）、設計輔助模塊（ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。可以通過選擇 Start Compilation 來運行所有的編譯器模塊，也可以通過選擇 Start 單獨運行各個模塊。還可以通過選擇 Compiler Tool（ Tools 菜單），在 Compiler Tool 窗口中運行該模塊來啟動編譯器模塊。在 Compiler Tool 窗口中，可以打開該模塊的設置文件或報告文件，或打開其他相關(guān)窗口。 此外， QuartusII 還包含許多十分有用的 LPM（ Library of Parameterized 9 Modules）模塊，它們 是復雜或高級系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設計中被大量使用，也可以與 QuartusII 普通設計文件一起使用。 Altera 提供的 LPM 函數(shù)均基于 Altera 器件的結(jié)構(gòu)做了優(yōu)化設計。在許多實用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能，如各類片上存儲器、 DSP 模塊、LVDS 驅(qū)動器、 PLL 以及 SERDES 和 DDIO 電路模塊等。 QuartusII 編譯器支持的硬件描述語言有 VHDL(支持 VHDL’87 及 VHDL’97標準 )、 Verilog HDL 及 AHDL(Altera HDL)。 QuartusII 支持層次化設計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設計方式完成的模塊（元件 ） 進行調(diào)用，從而解決了原理圖與 HDL 混合輸入設計的問題。在設計輸入之后， QuartusII 的編譯器將給出設計輸入的錯誤報告。可以使用 QuartusII 帶有的 RTL Viewer 觀察綜合后的 RTL 圖。 QuartusII 作為目前 CPLD/FPGA 開發(fā)工具理想的綜合、仿真軟件，具有許多優(yōu)良的特性。 (1)繼承了 MAX+PLUSII 的優(yōu)點 圖形輸入依然形象，圖形符號與 MAX+PLUSII 一樣符合數(shù)字電路的特點，大 量 74 系列器件符號使能初學者在較短的時間里利用圖形編輯設計出需要的電路。文本輸入幾乎和 MAX+PLUSII 相同，而且在文本的每一行都有行號，使用語言編寫的電路清晰易讀。低層編輯仍然采用 Chipview 方式，引腳排列位置映射了實際器件引腳，只要簡單地鼠標拖放即可完成低層編輯。 (2)支持的器件更多 除了支持 MAX3000、 MAX7000、 FLEX6000、 FLEX10KE、 ACEX1K 等MAX+PLUSII 已經(jīng)支持的器件外，還支持 PEX20K、 APEX20KE、 AREXII、EXCALIBURARM、 Mercury、 Stratix 等 MAX+PLUSII 下無法支持的大容量高性能的器件。 (3)增加了網(wǎng)絡編輯功能 QuartusII 支持一個工作組環(huán)境下的設計要求，包括支持基于 Inter 的協(xié)作設計，與 Cadence、 ExemplarLogi、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供應商的開發(fā)工具相兼容。 (4)提升了調(diào)試能力 QuartusII 增加了一個新的快速適配編譯選項，可保留最佳性能的設置，加快了編譯過程，可縮短 50%的編譯時間，對設計性能的影響小。 (5)不足之處 軟件結(jié)構(gòu)龐大，使用復雜，不如 MAX+PLUSII 簡單、易學易用 [11]。 10 第 三 章 等精度頻率計 原理分析 引言 本章主要介紹數(shù)字頻率計的相關(guān)計數(shù)指標，傳統(tǒng)的頻率測量方法和等精度測量方法，并且對等精度測量方法進行誤差分析，從而與傳統(tǒng)頻率測量方法對比，得到等精度測量方法的優(yōu)勢所在。并且從總體上介紹了設計方案的流程。 數(shù)字頻率計的主要技術(shù)指標 （ 1）頻率準確 度 一般用相對誤差來表示，即 ???????? ????? ccxxx ffTfff 1 （ 31） 式中，NNNTfx11 ???? 為量化誤差（即 1? 個字誤差），是數(shù)字儀器所特有的誤差，當閘門時間 T 選定后， xf 越低，量化誤差越大：TTffcc ??? 為閘門時間相對誤差，主要有時基電路標準頻率的準確度決定，xcc Tfff 1?? 。 （ 2）頻率測量范圍 在輸入電壓符合規(guī)定要求值時，能夠正常進行測量的頻率區(qū)間稱為頻率測量范圍，頻率測量范圍主要有放大整形電路的頻率響應決定的。 （ 3）數(shù)字顯示位數(shù) 頻率計的數(shù)字顯示位數(shù)決定了頻率計的分辨率。位數(shù)越多，分辨率越高。 （ 4）測量時間 頻率計完成一次測量所需要的時間，包括準備、計數(shù)、運算、鎖存和復位時間。 11 常用測頻方案 方案一：采用周期法。 通過測量待測信號的周期并求其倒數(shù)， 需要有標準倍的頻率，在待測信號的一個周期內(nèi)，記錄標準頻率的周期數(shù)，這種方法的計數(shù)值會 產(chǎn)生 最大為 177。1 個脈沖誤差，并且測試精度與計數(shù)器中記錄的數(shù)值有關(guān)，為了保證測試精度，測周期法僅適用于低頻信號的測量。 方案二：采用 直接 測頻法。 直接 測頻法就是在確定的閘門時間內(nèi)，記錄被測信號的脈沖個數(shù)。 由于閘門時間通常不是待測信號的整數(shù)倍， 這種方法的計數(shù)值也會產(chǎn)生 最大為 177。1 個脈沖誤差 。 進一步分析測量準確度：設待測信號脈沖周期為 Tx,頻率為 Fx，當測量時間為 T=1s 時，測量準確度為＆ =Tx/T=1/Fx。由此可