【文章內(nèi)容簡(jiǎn)介】 設(shè)計(jì)者提供了有效的嵌入式門陣列和靈活的可編程邏輯。另外，F(xiàn)LEX10K器件也提供多電壓I/O接口，它允許器件橋接在不同電壓工作系統(tǒng)中。FLEX10K還具有多個(gè)低失真時(shí)鐘，以及時(shí)鐘鎖定和時(shí)鐘自舉鎖相環(huán)電路，內(nèi)部三態(tài)總線等特性。其具體性能特點(diǎn)如下：(1) 工業(yè)界第一種嵌入式PLD系列，具有在單個(gè)器件中系統(tǒng)集成的能力，具有實(shí)現(xiàn)宏函數(shù)的嵌入式陣列和實(shí)現(xiàn)普通功能的邏輯陣列。(2) 高密度 具有10000到250000個(gè)可用門，高達(dá)40960位內(nèi)部RAM。(3) 系統(tǒng)級(jí)特點(diǎn) 支持多電壓I/O接口；低功耗，遵守PCI總線規(guī)定；內(nèi)置JTAG邊界掃描測(cè)試電路；器件采用先進(jìn)SRAM工藝制造；通過外部EPROM、集成控制器或JTAG接口實(shí)現(xiàn)電路可重構(gòu)（ICR）；時(shí)鐘鎖定和時(shí)鐘自舉選項(xiàng)有助于減小時(shí)鐘延遲/變形和對(duì)時(shí)鐘進(jìn)行倍頻；器件內(nèi)低變形時(shí)鐘樹形分布；所有器件都經(jīng)過100%的性能測(cè)試。 (4) 靈活的內(nèi)部連接 快速通道連續(xù)式布線結(jié)構(gòu)帶來快速可預(yù)測(cè)的連線延時(shí)；具有可以用來實(shí)現(xiàn)快速加法器、計(jì)數(shù)器和比較器的專用位鏈；具有實(shí)現(xiàn)告訴、多輸入邏輯函數(shù)專用級(jí)連鏈；模仿三態(tài)功能可以是內(nèi)部三態(tài)總線；多達(dá)6個(gè)全局時(shí)鐘信號(hào)和4個(gè)全局清除信號(hào)。(5) 功能強(qiáng)大的I/O引腳 每個(gè)引腳都有一個(gè)獨(dú)立的三態(tài)輸出使能控制；每個(gè)I/O引腳都有漏極開路選擇；可編程輸出電壓擺率控制可以減小開關(guān)噪聲。(6) 具有快速建立時(shí)間和時(shí)鐘到輸出的外部寄存器(7) 多樣的封裝形式 84到600引腳的各種封裝，封裝形式有TQFP、PQFP、BGA和PLC等；同一種封裝中的各種FLEX10K器件的引腳兼容。(8) 具有良好的軟件設(shè)計(jì)支持和布局布線的能力(9) 能夠與其它公司的多種EDA工具接口FLEX 10K器件主要包括嵌入式陣列、邏輯陣列、FastTrack互連和I/O單元等4部分。另外FLEX 10K器件還包括6個(gè)用于驅(qū)動(dòng)寄存器控制端的專用輸入引腳，以確保高速低失真（）控制信號(hào)的有效分布。這些信號(hào)是用于專用的布線通道，這些專用通道提供了比FastTrack互連更短的延時(shí)和更小的失真。4個(gè)全局信號(hào)可由4個(gè)專用輸入引腳驅(qū)動(dòng)，也可以由器件內(nèi)部邏輯驅(qū)動(dòng)。這為時(shí)鐘分配或產(chǎn)生用于清楚器件內(nèi)部多個(gè)寄存器的異步清除信號(hào)提供了理想的方法。[4] MUX+PLUSⅡ概述MAX+PLUSⅡ是Altera公司為開發(fā)其可編程邏輯器件而推出的專用軟件，其易學(xué)、易用、界面友好且集成化程度高，全稱是Multiple Array Matrix and Progtammable Logic User SystemⅡ（多陣列矩陣及可編程邏輯用戶系統(tǒng)Ⅱ）。MAX+PLUSⅡ是一個(gè)完全集成化的可編程邏輯環(huán)境，能滿足用戶各種各樣的設(shè)計(jì)需要。他支持Altera公司的不同結(jié)構(gòu)器件，可在多平臺(tái)上運(yùn)行。MAX+PLUSⅡ具有突出的靈活性和高效性，為設(shè)計(jì)者提供了多種可自由選擇的設(shè)計(jì)方法和工具。豐富的圖形界面，可隨時(shí)訪問的在線幫助文檔，使用戶能夠快速輕松的掌握和使用MAX+PLUSⅡ軟件。MAX+PLUSⅡ軟件眾多突出出的特點(diǎn)如下：（1）開放式的界面：MAX+PLUSⅡ軟件可與其他工業(yè)標(biāo)準(zhǔn)的設(shè)計(jì)輸入、綜合與校驗(yàn)工具相連接它EDA工具的接口遵循EDIF200、EDIF300、+PLUSⅡ軟件接口允許用戶使用Altera或標(biāo)準(zhǔn)的EDA設(shè)計(jì)輸入工具來創(chuàng)建邏輯設(shè)計(jì)MAX+PLUSⅡ的編譯器對(duì)Altera器件的設(shè)計(jì)進(jìn)行編譯，使用Altera或其他EDA校驗(yàn)工具進(jìn)行器件級(jí)或板級(jí)仿真。（2）設(shè)計(jì)與結(jié)構(gòu)無關(guān)：MAX+PLUSⅡ支持Altera公司的各種可編程邏輯器件，提供了工業(yè)界真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。MAX+PLUSⅡ的編譯器還提供了邏輯綜合與優(yōu)化功能以減輕用戶的設(shè)計(jì)負(fù)擔(dān)。（3）完全集成化：MAX+PLUSⅡ的設(shè)計(jì)輸入、綜合編譯、時(shí)序分析、仿真校驗(yàn)下載/配置全部集成在一起，加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期；（4）豐富的設(shè)計(jì)庫：MAX+PLUSⅡ提供豐富的庫單元共設(shè)計(jì)者使用，其中包括74系列的全會(huì)部器件和多種特殊的邏輯功能以及參數(shù)化的兆功能。（5）支持多種硬件描述語言，包括VHDL、Verilog HDL、AHDL語言。（6）模塊化工具：設(shè)計(jì)者可從各種設(shè)計(jì)輸入、編輯、校驗(yàn)及器件編程工具中作出選擇，形成用戶風(fēng)格的開發(fā)環(huán)境，必要時(shí)還可以在保留原始功能的基礎(chǔ)上添加新的功能。MAX+PLUSⅡ的設(shè)計(jì)過程包括設(shè)計(jì)輸入、項(xiàng)目編譯、功能時(shí)序仿真、編程配置。其中常用的設(shè)計(jì)輸入方法有：通過MAX+PLUSⅡ圖形編輯器創(chuàng)建圖形文件（.gdf）；通過MAX+PLUSⅡ文本編輯器,使用VHDL語言創(chuàng)建文本設(shè)計(jì)文件（.vhd）。使用Verilog HDL語言創(chuàng)建文本文件（.V）。[4] VHDL語言簡(jiǎn)介硬件描述語言（HDL，Hardware Description Language）是EDA技術(shù)的重要組成部分，常用的硬件描述語言有VHDL、Verilog、ABEL等，VHDL是EDA技術(shù)的主流硬件描述語言之一，也是本文設(shè)計(jì)所采用的硬件描述語言。VHDL的英文全名是Very High Speed Integrated Circuit Hardware Description Language，誕生于1982年。1987年VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自IEEE公布了VHDL（IEEE1076）的標(biāo)準(zhǔn)版本之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)化硬件描述語言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高抽象層次和系統(tǒng)描述能力上擴(kuò)展了VHDL的內(nèi)容，公布了新版本的VHDL即IEEE標(biāo)準(zhǔn)的10761993版本,又得到了眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家預(yù)言，在新的世紀(jì)中，VHDL和Verilog將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多硬件特征的語句外，VHDL的風(fēng)格和語法十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)設(shè)計(jì)實(shí)體分成外部和內(nèi)部，外部是可視的，是端口，內(nèi)部是不可視的，是內(nèi)部功能和算法的完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成之后，其它的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下：（1）支持從系統(tǒng)級(jí)到門級(jí)電路的描述，同時(shí)也支持多層次的混合描述；描述形式可以是結(jié)構(gòu)描述，也可以是行為描述，或二者兼而有之。VHDL支持從上到下的設(shè)計(jì)，也支持從下到上的設(shè)計(jì)；支持模塊化設(shè)計(jì)，也支持層次化設(shè)計(jì)。（2）VHDL具有豐富的仿真語句和庫函數(shù)，在設(shè)計(jì)早期，即尚未完成設(shè)計(jì)時(shí)，就可以查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行模擬仿真。也就是在遠(yuǎn)離門級(jí)的較高層次上進(jìn)行模擬，使設(shè)計(jì)者在設(shè)計(jì)早期就能對(duì)整個(gè)設(shè)計(jì)項(xiàng)目的結(jié)構(gòu)和功能的可行性做出決策。（3）VHDL具有行為描述能力和程序結(jié)構(gòu)，能支持大規(guī)模設(shè)計(jì)的模塊分解和已有設(shè)計(jì)模塊的再利用功能。VHDL中設(shè)計(jì)實(shí)體的概念、程序包的概念、設(shè)計(jì)庫的概念都為大型設(shè)計(jì)項(xiàng)目的分解和并行工作提供了有利的支持。這一點(diǎn)符合大規(guī)模電子系統(tǒng)的高效、高速設(shè)計(jì)完成必須由多人甚至由多個(gè)開發(fā)組共同并行工作才能實(shí)現(xiàn)的市場(chǎng)需求。（4）用VHDL完成的一個(gè)確定的設(shè)計(jì)項(xiàng)目，在EDA工具軟件的支持下，編譯器將VHDL所表達(dá)的電路功能自動(dòng)地轉(zhuǎn)換為文本方式表達(dá)的基本邏輯元件連接圖——網(wǎng)表文件。應(yīng)用EDA工具的邏輯優(yōu)化功能，可以自動(dòng)的把一個(gè)綜合后的設(shè)計(jì)項(xiàng)目變成一個(gè)更小、更高速的電路系統(tǒng)。反過來，設(shè)計(jì)者還可以從綜合和優(yōu)化后的電路獲得設(shè)計(jì)信息反饋去更新修改VHDL設(shè)計(jì)描述，使之更加完善。（5）VHDL對(duì)設(shè)計(jì)項(xiàng)目的描述具有獨(dú)立性，實(shí)際設(shè)計(jì)者可以在不懂硬件的結(jié)構(gòu)，不知最終實(shí)現(xiàn)的目標(biāo)器件為何的情況下，而進(jìn)行獨(dú)立的設(shè)計(jì)。正是因?yàn)閂HDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，VHDL的設(shè)計(jì)項(xiàng)目的目標(biāo)硬件器件具有廣闊的選擇范圍，其中包括各系列的CPLD、FPGA及各種門陣列器件。（6）VHDL具有類屬描述語句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)項(xiàng)目，在不改變?cè)闯绦虻臈l件下，只需改變類屬參數(shù)或函數(shù)，就能輕易改變?cè)O(shè)計(jì)項(xiàng)目的規(guī)模和結(jié)構(gòu)。第四章 硬件電路設(shè)計(jì) 系統(tǒng)組成本設(shè)計(jì)的核心部件為AT89C52單片機(jī)和現(xiàn)場(chǎng)可編程芯片F(xiàn)PGA。所有信號(hào)包括基準(zhǔn)頻率信號(hào)、被測(cè)信號(hào)以及自校輸入信號(hào)均可在AT89C52單片機(jī)的控制下輸入到FPGA芯片中，單片機(jī)將每次測(cè)試結(jié)果讀入內(nèi)存中，經(jīng)運(yùn)算處理后，以十進(jìn)制的形式送到8位數(shù)碼管顯示電路顯示。整個(gè)系統(tǒng)在硬件上可分為顯示模塊、鍵盤輸入模塊、測(cè)量模塊四個(gè)部分。鍵盤控制命令通過FPGA內(nèi)部的掃描譯碼電路讀入單片機(jī)，來實(shí)現(xiàn)測(cè)頻、測(cè)周期、測(cè)脈寬、測(cè)占空比及復(fù)位等功能的控制。該設(shè)計(jì)以FPGA的系統(tǒng)40MHz晶振作為標(biāo)準(zhǔn)頻率，單片機(jī)的晶振由FPGA系統(tǒng)晶振分頻得到，易于實(shí)現(xiàn)單片機(jī)與FPGA同步。具體硬件原理圖見附錄一。 等精度測(cè)頻系統(tǒng)框圖 鍵盤接口電路。鍵盤控制命令由鍵盤掃描譯碼電路讀入，當(dāng)有按鍵按下時(shí)向單片機(jī)發(fā)出中斷請(qǐng)求讀取鍵值。鍵盤譯碼電路的keyp引腳接單片機(jī)的外部中斷0輸入引腳，用于向單片機(jī)發(fā)出中斷請(qǐng)求讀取鍵值。沒有按鍵按下時(shí)鍵盤譯碼電路的keyp為高電平，當(dāng)有按鍵按下時(shí)，鍵盤掃描譯碼電路在確定不是干擾后，keyp引腳變?yōu)榈碗娖较騿纹瑱C(jī)發(fā)出中斷請(qǐng)求讀取鍵值，按鍵撤消后keyp恢復(fù)高電平。鍵盤譯碼電路的kv[0..2]用于向單片機(jī)輸出鍵值。由于單片機(jī)讀取鍵值的操作是通過外部中斷引起的，這樣就避免了因?qū)︽I盤掃描而占用大量單片機(jī)的CPU，提高了單片機(jī)的使用效率。 鍵盤接口電路 顯示電路本設(shè)計(jì)中的顯示方式為動(dòng)態(tài)顯示，使用動(dòng)態(tài)顯示方式可節(jié)省FPGA內(nèi)部大量資源。顯示頻率為50Hz。動(dòng)態(tài)顯示即每次只有一個(gè)LED被選中。但是每次驅(qū)動(dòng)的間隔很短，利用人體視覺效應(yīng)，看起來8個(gè)數(shù)碼管好象同時(shí)點(diǎn)亮。顯示電路由移位存儲(chǔ)器、字型譯碼器、LED片選譯碼器、時(shí)鐘發(fā)生器以及七段數(shù)碼管組成。其中移位存儲(chǔ)器用于存放要顯示的十進(jìn)制數(shù)據(jù)，其si引腳接單片機(jī)的RXD來接收單片機(jī)輸出的數(shù)據(jù)；siclk用于接收移位脈沖；引腳sel[0..2]用于接收單片機(jī)發(fā)出的控制信號(hào)來實(shí)現(xiàn)對(duì)某一時(shí)刻要顯示數(shù)據(jù)的選擇。字型譯碼器的作用是將十進(jìn)制數(shù)據(jù)轉(zhuǎn)換為L(zhǎng)ED字型碼以驅(qū)動(dòng)七段LED數(shù)碼管。時(shí)鐘發(fā)生器的作用是通過對(duì)標(biāo)準(zhǔn)頻率的分頻來輸出一個(gè)2Hz的周期信號(hào)，這個(gè)信號(hào)為顯示閃爍時(shí)的頻率。LED片選譯碼器用于對(duì)八片LED輸出片選信號(hào)，由于顯示方式為動(dòng)態(tài)顯示，因此某一時(shí)刻只能有一片LED被選中點(diǎn)亮。其sena引腳為顯示閃爍使能引腳，當(dāng)為低電平時(shí)顯示以時(shí)鐘發(fā)生器發(fā)出的頻率閃爍，以便在某些特殊場(chǎng)合下引起用戶的注意。Sena為低電平時(shí)顯示閃爍，為高電平時(shí)正常顯示。： 測(cè)量電路測(cè)量電路部分由測(cè)頻與自校選擇模塊、脈寬控制模塊和測(cè)頻模塊組成。其中測(cè)頻與自校選擇模塊的作用是在系統(tǒng)系統(tǒng)自檢時(shí)將標(biāo)準(zhǔn)頻率作為被測(cè)頻率信號(hào)輸送給系統(tǒng)，而在正常測(cè)量時(shí)將被測(cè)信號(hào)輸送給系統(tǒng)。脈寬控制模塊和測(cè)頻模塊根據(jù)按鍵鍵值共同控制選擇被測(cè)量。其中管腳SPUL為脈寬、測(cè)頻選擇輸入信號(hào)，由單片機(jī)根據(jù)需要發(fā)出。當(dāng)SPUL為高電平時(shí)測(cè)頻模塊的32位計(jì)數(shù)器的輸入使能由D觸發(fā)器控制，其測(cè)量預(yù)置門控時(shí)間為被測(cè)信號(hào)周期的整數(shù)倍，此時(shí)計(jì)數(shù)值用來計(jì)算被測(cè)信號(hào)的頻率。當(dāng)SPUL為低電平時(shí)標(biāo)準(zhǔn)計(jì)數(shù)器的輸入使能由附加模塊的PL輸出來控制，測(cè)量門控時(shí)間為被測(cè)信號(hào)的一個(gè)正脈寬的時(shí)間或一個(gè)低脈寬的時(shí)間寬度。此時(shí)標(biāo)準(zhǔn)計(jì)數(shù)器的計(jì)數(shù)值用來測(cè)量被測(cè)信號(hào)的脈寬寬度。CLR為低電平時(shí)計(jì)數(shù)器使能端BENA為低電平，測(cè)頻電路不工作，系統(tǒng)清零。Spul為1時(shí)系統(tǒng)測(cè)量被測(cè)信號(hào)的頻率， CL均為高電平后，在隨后到來的TCLK上升沿BENA及START引腳變?yōu)楦唠娖剑?jì)數(shù)器開始計(jì)數(shù)。當(dāng)CL變?yōu)榈碗娖胶?，在隨后到來的TCLK上升沿BENA變?yōu)榈碗娖剑?jì)數(shù)器停止計(jì)數(shù)。同時(shí)START引腳變?yōu)榈碗娖接靡酝ㄖ獑纹瑱C(jī)計(jì)數(shù)結(jié)束。在單片機(jī)發(fā)出的SEL[0..2]控制下通過data[0..7]分8次將計(jì)數(shù)器的計(jì)數(shù)值讀入單片機(jī)。 測(cè)量電路原理圖 測(cè)量電路波形圖 測(cè)量電路邏輯符號(hào)下面具體就這三個(gè)模塊進(jìn)行講述。 測(cè)量與自校驗(yàn)選擇電路測(cè)頻與自校電路用于系統(tǒng)自檢，AS引腳接單片機(jī)的P23腳，F(xiàn)X接標(biāo)準(zhǔn)頻率輸入，F(xiàn)C接被測(cè)頻率輸入。系統(tǒng)自檢時(shí)AS為高電平，F(xiàn)OUT輸出標(biāo)準(zhǔn)頻率BCLK，將標(biāo)準(zhǔn)頻率做為被測(cè)頻率進(jìn)行測(cè)量，然后根據(jù)測(cè)量結(jié)果以判斷系統(tǒng)運(yùn)行是否正常。自檢結(jié)束后AS恢復(fù)為低電平，F(xiàn)OUT輸出被測(cè)頻率TCLK。標(biāo)準(zhǔn)頻率取自FPGA的外部晶振。該模塊采用圖形輸入法實(shí)現(xiàn)，，選擇控制信號(hào)AS為高電平是輸出端為BCLK，AS為低電平時(shí)輸出為TCLK。 測(cè)量與自校驗(yàn)選擇電路 測(cè)量與自校驗(yàn)選擇電路波形圖 測(cè)頻與自校選擇電路邏輯符號(hào) 測(cè)頻原理與測(cè)頻電路在第二章已經(jīng)對(duì)測(cè)頻原理進(jìn)行了詳細(xì)介紹，但是為了使大家更好的了解等精度測(cè)頻原理的方法，有必要在此再對(duì)常用測(cè)頻方法及等精度測(cè)頻原理進(jìn)行簡(jiǎn)單介紹。目前市場(chǎng)上所采用的測(cè)頻方法可以分為以下幾種：一是利用電路的某種響應(yīng)特性來測(cè)量頻率，諧振測(cè)頻法和電橋測(cè)頻法是這類測(cè)量方法的典型代表。二是比較法，即利用標(biāo)準(zhǔn)頻率與被測(cè)頻率進(jìn)行比較來測(cè)量頻率，其準(zhǔn)確度取決于標(biāo)準(zhǔn)頻率的準(zhǔn)確度。拍頻法、示波器法以及差頻法等均屬于此類方法的范疇。以上兩種方法都適合與模擬電路中實(shí)現(xiàn)，還有一類目前使用最廣泛的計(jì)數(shù)測(cè)頻法則適合于數(shù)字電路實(shí)現(xiàn)。該方法根據(jù)頻率定義，記下單位時(shí)間內(nèi)周期信號(hào)的重復(fù)次數(shù)，又稱為電子計(jì)數(shù)器測(cè)頻法。電子計(jì)數(shù)器測(cè)頻法又有兩種實(shí)現(xiàn)方法：直接計(jì)數(shù)測(cè)頻法和等精度測(cè)頻法。直接計(jì)數(shù)測(cè)頻法只是簡(jiǎn)單地記下單位時(shí)間內(nèi)周期信號(hào)的重復(fù)次數(shù)，其計(jì)數(shù)值會(huì)有一個(gè)計(jì)數(shù)誤差。此方法的測(cè)量精度主要取決于