【文章內(nèi)容簡介】 程。MAX+plusII（Multiple Array Matrix and Programmable Logic User System）是Altera公司在Windows環(huán)境下開發(fā)的課編程邏輯器件設(shè)計軟件平臺。該軟件提供個一種真正與結(jié)構(gòu)無關(guān)的全集成化的設(shè)計環(huán)境，可支持不同結(jié)構(gòu)的器件，如ELES、MAX及CLASS系列器件等；豐富的設(shè)計庫可提供設(shè)計者靈活使用；允許用各種輸入方式輸入邏輯設(shè)計文件，經(jīng)系統(tǒng)編譯器的變異、綜合等操作后分配到一個或多個器件中。MAX+PLUSⅡ提供了全面的邏輯設(shè)計能力,包括電路圖、文本和波形的設(shè)計輸入以及編譯、邏輯綜合、仿真和定時分析以及器件編程等諸多功能。特別是在原理圖輸入等方面,MAX+PLUSⅡ被公認為是最易使用、人機界面最友好的PLD 開發(fā)軟件。MAX+PLUSⅡ可以開發(fā)除APEX20K 以外的任何CPLD／FPGA。ASIC是相對于通用集成電路而言,,需要經(jīng)過以下步驟:；；；；；f版圖驗證；；、版留片；。MAX+plus II的設(shè)計過程由設(shè)計輸入、項目編譯、功能、時序仿真(項目校驗)、編程/配置(項目編程)幾部分組成。其中常用的設(shè)計輸入的方法有:通過MAX+plus II圖形編輯器，創(chuàng)建圖形文件(.gdf )。通過MAX+pluslI文本編輯器，使用AHDL語言，創(chuàng)建文本設(shè)計文件(.tdf)。使用VHDL語言，創(chuàng)建文本文件(.vhd)。使用Verilog HDL語言，創(chuàng)建文本文件(.v)。Max+。AlteraMax+plusII設(shè)計輸入編譯燒錄驗證仿真 Max+plusII設(shè)計流程MAX+plus II提供了原理圖輸入、文本輸入(采用硬件描述語言)和波形輸入等多種輸入手段，并可以任意組合使用。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設(shè)計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中(如FPGA芯片)，做成ASIC芯片。用戶首先對所做項目進行設(shè)計，明確設(shè)計目的、設(shè)計要求。然后利用原理圖輸入方式或文本輸入方式進行設(shè)計輸入。輸入完成后，進行編譯，若編譯過程中發(fā)現(xiàn)錯誤，則檢查設(shè)計輸入，修改錯誤，直至沒有錯誤發(fā)生。編譯完成后，就可以進行仿真，檢查設(shè)計是否達到設(shè)計要求，否則的話，還需重新檢查設(shè)計輸入。仿真結(jié)果達到要求后，就可以進行燒錄，把設(shè)計程序下載到目的芯片中。最后把芯片放到實際系統(tǒng)中進行驗證、測試。MAX十PLUS II編器可以在PC機及各種工作站平臺上運行，這使MAX十PLUS II成為工業(yè)界中唯一與平臺和結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境?？删幊踢壿嬈骷虴DA技術(shù)給今天的硬件系統(tǒng)設(shè)計者提供了強有力的工具，使得電子系統(tǒng)的設(shè)計方法發(fā)生了質(zhì)的變化?，F(xiàn)在，只要擁有一臺計算機、一套相應(yīng)的EDA軟件和空白的可編程邏輯器件芯片，在實驗室里就可以完成數(shù)字系統(tǒng)的設(shè)計和生產(chǎn)。　VHDL 語言簡介VHDL（VeryHighSpeed Integrated Circuit Hardware DescriptionLanguage）VHDL語言誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE公布了VHDL的標準版本IEEE1076(簡稱87版)之后，VHDL很好地體現(xiàn)了標準化得威力，因而逐步得到了推廣，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口，逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修訂，公布了新版本的VHDL，即IEEE1076—1993版本(簡稱93版)，從更高的抽象層次和系統(tǒng)描述能力上的擴展VHDL的內(nèi)容。 VHDL的語言形式和描述風(fēng)格是在一般的計算機高級語言的基礎(chǔ)上，加上一些具有硬件特征的語句。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分）。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征，的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計的基本點VHDL 是一種獨立于實現(xiàn)技術(shù)的語言，它不受某一特定工藝的束縛，允許設(shè)計者在其使用范圍內(nèi)選擇工藝和方法。為了適應(yīng)未來的數(shù)字硬件技術(shù)，VHDL 還提供了將新技術(shù)引入現(xiàn)有設(shè)計的潛力。VHDL 語言的最大特點是描述能力極強，覆蓋了邏輯設(shè)計的諸多領(lǐng)域和層次，并支持眾多的硬件模型。具體而言，VHDL 較其他的硬件描述語言有較多的優(yōu)越之處，它支持從系統(tǒng)級到門級電路的描述，同時也支持多層次的混合描述；描述形式可以是結(jié)構(gòu)描述，也可以是行為描述，或者二者兼而有之。既支持自底向上（bottomup）的設(shè)計，也支持自頂向下（topdown）的設(shè)計；既支持模塊化設(shè)計，也支持層次化設(shè)計；支持大規(guī)模設(shè)計的分解和設(shè)計重用。既支持同步電路，也支持異步電路；既支持同步方式，也支持異步方式。支持傳輸延遲，也支持慣性延遲，可以更準確地建立復(fù)雜的電路硬件模型。數(shù)據(jù)類型豐富，既支持預(yù)定義的數(shù)據(jù)類型，又支持自定義的數(shù)據(jù)類型；VHDL 是強類型語言，設(shè)計電路安全性好。支持過程與函數(shù)的概念，有助于設(shè)計者組織描述，對行為功能進一步分類。提供了將獨立的工藝集中于一個設(shè)計包的方法，便于作為標準的設(shè)計文檔保存，也便于設(shè)計資源的重用。VHDL 語言的類屬提供了向設(shè)計實體傳送環(huán)境信息的能力。它的斷言語句可用來描述設(shè)計本身的約束信息，支持設(shè)計直接在描述中書寫錯誤條件和特殊約束，不僅便于模擬調(diào)試，而且為綜合化簡提供了重要信息。VHDL主要用于描述設(shè)計復(fù)雜數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。它在進行工程設(shè)計方面與其它的硬加描述語言相比，VHDL語言描述能力更強，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。語言技術(shù)完備，具有豐富的仿真語句和庫函數(shù)，而且還支持同步電路、異步電路和其它電路的設(shè)計，它的方法靈活，對設(shè)計的描述具有相對獨立性。設(shè)計者可以不懂硬件結(jié)構(gòu)，可以不管最終設(shè)計實現(xiàn)的目標器件，而進行獨立的設(shè)計，支持廣泛，目前大多數(shù)EDA工具幾乎在不同程度上都支持VHDL語言。一個完整的VHDL程序包含實體(ENTITY)、結(jié)構(gòu)體(ARCHITECTURE)、庫(LIBRARY)、程序包(PACKAGE)和配置(CONFIGURATION)五個部分。傳統(tǒng)的電子設(shè)計技術(shù)通常是自底向上的，但VHDL采用自上而下的設(shè)計，就是使用VHDL模型在所有綜合級別上對硬件設(shè)計進行說明，建模和仿真測試。主系統(tǒng)及子系統(tǒng)最初的功能要求在VHDL里體現(xiàn)為可以被VHDL仿真程序驗證的可執(zhí)行程序。由于綜合工具可以將高級別的模型轉(zhuǎn)化生成為門級模型，所以整個設(shè)計過程基本是由計算機自動完成的。認為介入的方式主要是根據(jù)仿真的結(jié)果和優(yōu)化的指標，控制邏輯綜合的方式和指向。 下圖是自頂向下設(shè)計流程的框圖：設(shè)計說明書建立VHDL行為模型VHDL行為仿真VHDLRTL級建模前端功能仿真邏輯綜合測試向量生成功能仿真結(jié)構(gòu)綜合門級時序仿真硬件測試設(shè)計完成VHDL語言具有很強大的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。VHDL支持各種模式的設(shè)計方法：自頂向下與自底向上或混合方法。用VHDL進行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)。與其它的硬件描述語言相比，VHDL具有較強的行為仿真級與綜合級的建模功能，這種能遠離具體硬件，基于行為描述方式的硬件描述語言恰好滿足典型的自頂向下設(shè)計方法，因而能順應(yīng)EDA技術(shù)發(fā)展的趨勢，解決現(xiàn)代電子設(shè)計應(yīng)用中出現(xiàn)的各類問題。EDA是很實用的仿真技術(shù)，使用簡單，有很強的可讀性和操作性，為設(shè)計者設(shè)計頻率計數(shù)計提供很好的設(shè)計工具。EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。傳統(tǒng)數(shù)字電路設(shè)計是利用標準集成電路、