【文章內(nèi)容簡介】 制，STROBE=1時，預(yù)置門打開；STROBE=0時，預(yù)置門關(guān)閉。(7) ED1：測頻計數(shù)結(jié)束狀態(tài)信號，EDl=0時計數(shù)結(jié)束。(8) SS0, SS1：計數(shù)位讀出選通控制。若令SS=[SS1,SS0]，則當(dāng)SS=0，1, 2, 3時，可從P0口和P2口由低8位至高8位分別讀出兩組4個8位計數(shù)值。(9) FS為標(biāo)準(zhǔn)頻率信號輸入，此頻率來源于50MHz的有源晶振。(10) FX為被測信號輸入，此信號是經(jīng)過限幅整形電路后的信號。(11) FC為自校頻率，取自單片機(jī)的外接晶振。 外圍電路設(shè)計 鍵盤接口電路鍵盤接口電路如圖38所示。鍵盤控制命令由并入串出移位寄存器74LS165讀入。當(dāng)某一鍵盤按下時，該線為低電平，‘0’，將鍵值置入， 口置‘1’，將鍵盤值讀入單片機(jī)，從而實(shí)現(xiàn)對鍵盤動態(tài)掃描，實(shí)時將鍵盤命令交單片機(jī)處理。 圖38 鍵盤接口電路 顯示電路圖39中，AT89C51以串行通信方式0，8個共陽極數(shù)碼管由8片串入并出74LS164驅(qū)動，由于74LS164芯片輸出低電平時具有SMA的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。因?yàn)?4LS164輸出沒有鎖存功能，因此，在傳送信號時輸出端數(shù)碼管會有瞬間閃爍，但由于系統(tǒng)采用12MHz晶振。傳送波特率高達(dá)1M，且一次發(fā)送數(shù)據(jù)很少，故閃爍并不明顯。另外，由于鍵盤和顯示電路共享單片機(jī)的串行口，在每次顯示前，‘0’，將74LS165的輸出置‘1’。 圖39 顯示電路 電源模塊整個電路的供電電源如圖310所示，220V交流電經(jīng)變壓、整流、濾波后，由一片78L05三端穩(wěn)壓器向系統(tǒng)提供+5V電壓信號。圖310 電源模塊 其他電路單片機(jī)的時鐘電路由12MHz的晶振提供。CPLD的標(biāo)準(zhǔn)頻率信號由50MHz的有源晶振提供。自校輸入信號取自單片機(jī)的12MHz晶振。被測信號經(jīng)過放大整形電路調(diào)理后輸入。第四章 軟件設(shè)計 VHDL語言 VHDL簡介VHDL的英文全名是VHSIC(very High speed Integrated Circuit) Hardware Description Language。1983年由美國國防部發(fā)起創(chuàng)建，由IEEE(The institute of Electrical and Electronic Engineers)進(jìn)一步發(fā)展并在1987年作為“正IEEE標(biāo)準(zhǔn)1076”發(fā)布。1993年被更新為IEEE標(biāo)準(zhǔn)1164。VHDL能夠成為標(biāo)準(zhǔn)化的硬件語言并獲得廣泛應(yīng)用，因?yàn)樗哂腥缦碌膬?yōu)點(diǎn)：。VHDL擁有強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔的程序描述復(fù)雜的邏輯控制。為了有效地控制設(shè)計的實(shí)現(xiàn)，它具有多層次的設(shè)計描述功能，支持設(shè)計庫和可重復(fù)使用的元件生成。支持層次化和模塊化設(shè)計，同時，VHDL還支持同步、異步和隨機(jī)電路設(shè)計。采用VHDL設(shè)計硬件電路時，并不需要首先確定使用哪種器件，當(dāng)設(shè)計完成后，再根據(jù)消耗的資源，選擇合適的器件。VHDL的移植能力非常強(qiáng)，它是一種標(biāo)準(zhǔn)的硬件描述語言。同一個設(shè)計的程序可以被不同的工具所支持，包括綜合工具、仿真工具、系統(tǒng)平臺等。VHDL既可以描述系統(tǒng)級電路，又可以描述門級電路。描述方式既可以采用行為描述、寄存器傳輸描述，也可以用混合描述方式。同時，VHDL也支持慣性延遲和傳輸延遲，以便準(zhǔn)確建立硬件電路模型。，易于共享。VHDL的語法非常規(guī)范，可讀性極強(qiáng)。用VHDL編寫的代碼文件既可以是程序，也可以是文檔。作為一種工業(yè)標(biāo)準(zhǔn)，VHDL易于共享，適合大規(guī)模協(xié)作開發(fā)。 VHDL程序設(shè)計一項(xiàng)工程的設(shè)計(包括VHDL程序的設(shè)計和驗(yàn)證)首先要利用EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達(dá)出來。這兩種方式必須首先通過EDA工具進(jìn)行排錯編譯，變成VHDL格式，為進(jìn)一步的邏輯綜合做準(zhǔn)備。原理圖輸入方式比較容易掌握，直觀而方便，所畫的原理圖與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設(shè)計元件。當(dāng)然，最具普遍性的輸入方法是VHDL程序的文本方式。這種方法最為通用，任何支持VHDL的EDA工具都支持文本方式的編輯和編譯。 VHDL的設(shè)計方法電子產(chǎn)品設(shè)計的基本思路一直是先選用標(biāo)準(zhǔn)通用集成電路芯片，再由這些芯片和其他元件自下而上的構(gòu)成電路、子系統(tǒng)和系統(tǒng)。這樣設(shè)計出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。隨著集成電路技術(shù)的不斷進(jìn)步，現(xiàn)在人們可以把數(shù)以億計的晶體管，幾萬門、幾十萬門、甚至幾百萬門的電路集成在一塊芯片上。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機(jī)電路集成和系統(tǒng)電路集成。電子系統(tǒng)的設(shè)計方法也由過去的那種集成電路廠家提供通用芯片，整機(jī)系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“bottomup”(自底向上)方法改變?yōu)橐环N新的“topdown”(自頂向下)設(shè)計方法。在這種新的設(shè)計方法中，由整機(jī)系統(tǒng)用戶對整個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路ASIC來實(shí)現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計師親自參與設(shè)計的，直至完成電路到芯片版圖的設(shè)計，再交由IC工廠加工，或者是用可編程ASIC(例如CPLD和FPGA)現(xiàn)場編程實(shí)現(xiàn)。圖41所示為電子系統(tǒng)的兩種不同設(shè)計方法的步驟。\圖41 “自頂向下”與“自頂向上”設(shè)計方法對比在“自頂向下”的設(shè)計中，首先需要進(jìn)行行為設(shè)計，確定該電子系統(tǒng)或VLSI芯片的功能、性能及允許的芯片面積和成本等。接著進(jìn)行結(jié)構(gòu)設(shè)計，根據(jù)該電子系統(tǒng)或芯片的特點(diǎn)，將其分解為接口清晰、相互關(guān)系明確、盡可能簡單的子系統(tǒng)，得到一個總體結(jié)構(gòu)。這個結(jié)構(gòu)可能包括算術(shù)運(yùn)算單元、控制單元、數(shù)據(jù)通道、各種算法狀態(tài)機(jī)等。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，即進(jìn)行邏輯設(shè)計。接著進(jìn)行電路設(shè)計，邏輯圖將進(jìn)一步轉(zhuǎn)化成電路圖。在很多情況下，這時需進(jìn)行硬件仿真，以最終確定邏輯設(shè)計的正確性。最后是進(jìn)行版圖設(shè)計，即將電路圖轉(zhuǎn)化成版圖?！白缘紫蛏稀钡脑O(shè)計，一般是在系統(tǒng)劃分和分解的基礎(chǔ)上先進(jìn)行單元設(shè)計，在單元的精心設(shè)計后逐步向上進(jìn)行功能塊設(shè)計，然后再進(jìn)行子系統(tǒng)的設(shè)計，最后完成系統(tǒng)的總體設(shè)計。 本系統(tǒng)CPLD模塊的設(shè)計:利用VHDL語言進(jìn)行程序設(shè)計可以分為以下幾個步驟:。開發(fā)前期先設(shè)計總體方案，總體方案相對比較抽象，使用VHDL必須分析電路所要實(shí)現(xiàn)的具體功能。設(shè)計描述包括兩個方面:(l)系統(tǒng)描述。系統(tǒng)描述應(yīng)決定設(shè)計方式，設(shè)計方式主要有兩種:自頂向下設(shè)計、自底向上設(shè)計。自頂向下的處理方式要求將設(shè)計劃分成不同的功能元件，每個元件具有專門定義的輸入和輸出，并執(zhí)行專門的邏輯功能。而自底向上的處理方式恰恰相反。(2)編寫設(shè)計代碼。編寫VHDL語言的代碼與其它計算機(jī)程序語言的代碼有很大的不同，編寫的VHDL代碼必須能夠綜合到采用可編程邏輯器件來實(shí)現(xiàn)的數(shù)字邏輯之中。在功能仿真階段，主要對所設(shè)計的電路進(jìn)行功能驗(yàn)證，通過功能仿真，發(fā)現(xiàn)設(shè)計存在的缺陷。如輸入輸出是否有矛盾，有無未加處理的輸入信號，是否允許使能等。通過功能仿真，在設(shè)計前期糾正缺陷和錯誤，可以節(jié)省后期的時間，縮短整體開發(fā)周期。、設(shè)計優(yōu)化和設(shè)計的布局布線。選擇目標(biāo)器件、輸入約束條件后， VHDL綜合優(yōu)化軟件工具將對VHDL源代碼進(jìn)行處理，產(chǎn)生一個優(yōu)化了的網(wǎng)絡(luò)表，并可以進(jìn)行粗略的時序仿真。配置指的是將綜合優(yōu)化處理后得到的優(yōu)化了的網(wǎng)絡(luò)表，安放到前面選定的CPLD或FPGA目標(biāo)器件中。在將優(yōu)化了的網(wǎng)絡(luò)表配置到目標(biāo)器件后，從完成的版圖上可以得到連線長短、寬窄的信息，把它們反注到原來的網(wǎng)絡(luò)表上，為再次進(jìn)行時序仿真做準(zhǔn)備。因?yàn)榧航?jīng)得到了實(shí)際連線引起的時延數(shù)據(jù)，所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實(shí)際性能。在成功的完成了設(shè)計描述、綜合優(yōu)化、配置和配置后的時序仿真之后，則可以對器件編程和繼續(xù)進(jìn)行系統(tǒng)設(shè)計的其它工作。 本系統(tǒng)CPLD模塊的頂層設(shè)計在本測頻系統(tǒng)中，對標(biāo)準(zhǔn)頻率信號和被測信號進(jìn)行測試功能的工作由CPLD來完成。其硬件電路的實(shí)現(xiàn)在前面已述，其軟件部分由VHDL語言實(shí)