【正文】 擦除的快閃存儲器(Flash Memory)和128個字節(jié)RAM。采用ATNIEL高密度非易失存儲器制造技術(shù)制造，與工業(yè)標準的MCS51指令集和輸出管腳相兼容。(1) AT89C51的主要特性如下：.與 MCS51兼容.4K字節(jié)可編程快閃存儲器.壽命：1000次寫/擦.數(shù)據(jù)保留時間：十年.128*8位內(nèi)部RAM.32可編程I/O線.兩個16位定時器/計數(shù)器.五個中斷源.可編程串行通道.低功耗的閑置和掉電模式.片內(nèi)振蕩器和時鐘電路(2) 其管腳的具體說明如下:P0口：P0口為一個8位漏級開路雙向I/O口，每個引腳可驅(qū)動8個TTV7。作為外部地址/數(shù)據(jù)總線使用時，用于傳送8位數(shù)據(jù)和低8位地址。P1口：P1口是一個內(nèi)部提供上拉電阻的8位雙向I/O口，P1口緩沖器能驅(qū)動4個TTL門。被內(nèi)部上拉為高，可用作輸入。P2口當用作外部程序存儲器或外部數(shù)據(jù)存儲器進行存取時，P2口輸出16位地址的高八位。當P3口寫入‘139。P3口也可作為AT89C51的一些特殊功能口，如下表所示：管腳備選功能 RXD(串行輸入口) TYD(串行輸出口)(外部中斷0) ANTI(外部中斷1) T0(計時器0外部輸入) T1(計時器1外部輸入)(外部數(shù)據(jù)存儲器寫選通)(外部數(shù)據(jù)存儲器讀選通)P3口同時為快閃編程和編程校驗接收一些控制信號。圖37 單片機測頻控制電路(1) 由于CPLD在對頻率進行計數(shù)時，采用32位二進制計數(shù)器，8位數(shù)據(jù)總線的單片機分四次將32位數(shù)據(jù)全部讀出。被讀出的四組8位數(shù)據(jù)通過AT89C51的SS0，SS1地址編碼選擇。(2) CS： 口控制。CS=1時，測脈寬。(4) ED2：脈寬計數(shù)結(jié)束狀態(tài)信號，ED2=1計數(shù)結(jié)束。AS=1 測頻，AS=0自校。(7) ED1：測頻計數(shù)結(jié)束狀態(tài)信號，EDl=0時計數(shù)結(jié)束。若令SS=[SS1,SS0]，則當SS=0，1, 2, 3時，可從P0口和P2口由低8位至高8位分別讀出兩組4個8位計數(shù)值。(10) FX為被測信號輸入，此信號是經(jīng)過限幅整形電路后的信號。 外圍電路設(shè)計 鍵盤接口電路鍵盤接口電路如圖38所示。當某一鍵盤按下時，該線為低電平，‘0’，將鍵值置入， 口置‘1’，將鍵盤值讀入單片機，從而實現(xiàn)對鍵盤動態(tài)掃描，實時將鍵盤命令交單片機處理。因為74LS164輸出沒有鎖存功能，因此，在傳送信號時輸出端數(shù)碼管會有瞬間閃爍，但由于系統(tǒng)采用12MHz晶振。另外，由于鍵盤和顯示電路共享單片機的串行口，在每次顯示前，‘0’，將74LS165的輸出置‘1’。圖310 電源模塊 其他電路單片機的時鐘電路由12MHz的晶振提供。自校輸入信號取自單片機的12MHz晶振。第四章 軟件設(shè)計 VHDL語言 VHDL簡介VHDL的英文全名是VHSIC(very High speed Integrated Circuit) Hardware Description Language。1993年被更新為IEEE標準1164。VHDL擁有強大的語言結(jié)構(gòu)，可以用簡潔的程序描述復雜的邏輯控制。支持層次化和模塊化設(shè)計，同時，VHDL還支持同步、異步和隨機電路設(shè)計。采用VHDL設(shè)計硬件電路時，并不需要首先確定使用哪種器件，當設(shè)計完成后，再根據(jù)消耗的資源，選擇合適的器件。VHDL的移植能力非常強，它是一種標準的硬件描述語言。描述方式既可以采用行為描述、寄存器傳輸描述，也可以用混合描述方式。，易于共享。用VHDL編寫的代碼文件既可以是程序，也可以是文檔。 VHDL程序設(shè)計一項工程的設(shè)計(包括VHDL程序的設(shè)計和驗證)首先要利用EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達出來。原理圖輸入方式比較容易掌握，直觀而方便，所畫的原理圖與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設(shè)計元件。這種方法最為通用，任何支持VHDL的EDA工具都支持文本方式的編輯和編譯。這樣設(shè)計出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。半導體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機電路集成和系統(tǒng)電路集成。在這種新的設(shè)計方法中，由整機系統(tǒng)用戶對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路ASIC來實現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計師親自參與設(shè)計的，直至完成電路到芯片版圖的設(shè)計，再交由IC工廠加工，或者是用可編程ASIC(例如CPLD和FPGA)現(xiàn)場編程實現(xiàn)。\圖41 “自頂向下”與“自頂向上”設(shè)計方法對比在“自頂向下”的設(shè)計中，首先需要進行行為設(shè)計，確定該電子系統(tǒng)或VLSI芯片的功能、性能及允許的芯片面積和成本等。這個結(jié)構(gòu)可能包括算術(shù)運算單元、控制單元、數(shù)據(jù)通道、各種算法狀態(tài)機等。接著進行電路設(shè)計，邏輯圖將進一步轉(zhuǎn)化成電路圖。最后是進行版圖設(shè)計，即將電路圖轉(zhuǎn)化成版圖。 本系統(tǒng)CPLD模塊的設(shè)計:利用VHDL語言進行程序設(shè)計可以分為以下幾個步驟:。系統(tǒng)描述應(yīng)決定設(shè)計方式，設(shè)計方式主要有兩種:自頂向下設(shè)計、自底向上設(shè)計。而自底向上的處理方式恰恰相反。編寫VHDL語言的代碼與其它計算機程序語言的代碼有很大的不同，編寫的VHDL代碼必須能夠綜合到采用可編程邏輯器件來實現(xiàn)的數(shù)字邏輯之中。在功能仿真階段，主要對所設(shè)計的電路進行功能驗證，通過功能仿真，發(fā)現(xiàn)設(shè)計存在的缺陷。通過功能仿真，在設(shè)計前期糾正缺陷和錯誤，可以節(jié)省后期的時間，縮短整體開發(fā)周期。選擇目標器件、輸入約束條件后， VHDL綜合優(yōu)化軟件工具將對VHDL源代碼進行處理，產(chǎn)生一個優(yōu)化了的網(wǎng)絡(luò)表，并可以進行粗略的時序仿真。配置指的是將綜合優(yōu)化處理后得到的優(yōu)化了的網(wǎng)絡(luò)表，安放到前面選定的CPLD或FPGA目標器件中。因為己經(jīng)得到了實際連線引起的時延數(shù)據(jù)，所以仿真結(jié)果能比較精確的預期未來芯片的實際性能。在成功的完成了設(shè)計描述、綜合優(yōu)化、配置和配置后的時序仿真之后，則可以對器件編程和繼續(xù)進行系統(tǒng)設(shè)計的其它工作。其硬件電路的實現(xiàn)在前面已述，其軟件部分由VHDL語言實現(xiàn)。頻率計測試模塊 LIBRARY IEEE；USE ；USE ；ENTITY FFFCHECK ISPORT(CHEKF，F(xiàn)INPUT，CHOICE：IN STD_LOGIC；START, CLRTRIG FSTD,TF:IN STD_LOGIC；SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0 )；OO：OUT_STD_ LOGIC_VECTOR(7 DOWNTO 0 )；EEND：OUT STD_LOGIC；ENDD：OUT STD_LOGIC)；END ENTITY FFFCHECK；ARCHITECTURE ART OF FFFCHECK ISCOMPONENT FIN ISPORT (CHKF ,FIN, CHOIS：IN STD_ LOGIC；FOUT：OUT STD_LOG IC)；END COMPONENT FIN；COMPONENT CONTRL ISPORT (FIN,START,CLR,FSD:IN STD_LOGIC。END COMPONENT CONTRL。END COMPONENT CNT。ENDD, PUL : OUT STD_LOGIC)。COMPONENT GATE ISPORT (CLK2, RSD,CNL,PUL:IN STDLOGIC。END COMPONENT GATE。SIGNAL FOUT, CLRC:STD_LOGIC。SIGNAL Ql, Q2: STD_LOGIC _VECTOR(31 DOWNTO 0 )。EVENT AND FSTD=39。)THENINCLK= NOT INCLK。END PROCESSF ENPIN。CON:CONTRL PORT M