【正文】 分解為接口清晰、相互關(guān)系明確、盡可能簡單的子系統(tǒng)，得到一個總體結(jié)構(gòu)。電子系統(tǒng)的設(shè)計方法也由過去的那種集成電路廠家提供通用芯片，整機(jī)系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“bottomup”(自底向上)方法改變?yōu)橐环N新的“topdown”(自頂向下)設(shè)計方法。 VHDL的設(shè)計方法電子產(chǎn)品設(shè)計的基本思路一直是先選用標(biāo)準(zhǔn)通用集成電路芯片，再由這些芯片和其他元件自下而上的構(gòu)成電路、子系統(tǒng)和系統(tǒng)。這兩種方式必須首先通過EDA工具進(jìn)行排錯編譯，變成VHDL格式，為進(jìn)一步的邏輯綜合做準(zhǔn)備。VHDL的語法非常規(guī)范，可讀性極強(qiáng)。VHDL既可以描述系統(tǒng)級電路，又可以描述門級電路。為了有效地控制設(shè)計的實(shí)現(xiàn)，它具有多層次的設(shè)計描述功能，支持設(shè)計庫和可重復(fù)使用的元件生成。1983年由美國國防部發(fā)起創(chuàng)建，由IEEE(The institute of Electrical and Electronic Engineers)進(jìn)一步發(fā)展并在1987年作為“正IEEE標(biāo)準(zhǔn)1076”發(fā)布。CPLD的標(biāo)準(zhǔn)頻率信號由50MHz的有源晶振提供。傳送波特率高達(dá)1M，且一次發(fā)送數(shù)據(jù)很少，故閃爍并不明顯。鍵盤控制命令由并入串出移位寄存器74LS165讀入。(9) FS為標(biāo)準(zhǔn)頻率信號輸入，此頻率來源于50MHz的有源晶振。(6) STROBE：為預(yù)置門閘，門寬可通過鍵盤由單片機(jī)控制，STROBE=1時，預(yù)置門打開；STROBE=0時，預(yù)置門關(guān)閉。(3) CLR：系統(tǒng)全清零功能。由P1口輸出控制。 單片機(jī)控制電路單片機(jī)測頻控制電路如圖37所示，由單片機(jī)完成整個測量電路的測試控制、數(shù)據(jù)處理和顯示輸出，CPLD完成各種測試功能。P3口：P3口管腳是八個帶內(nèi)部上拉電阻的雙向I/O口，可驅(qū)動4個TTL門。PI口管腳寫入‘1’后。當(dāng)P1口的管腳輸入數(shù)據(jù)時，應(yīng)先把口置‘1’。低電壓，高性能CMOS結(jié)構(gòu)的8位單片機(jī)。(5) 由單片機(jī)讀出計數(shù)器CNT2的結(jié)果，并通過下述測量原理公式計算出脈沖寬度。圖35 CONTRL2子模塊內(nèi)部結(jié)構(gòu)測量脈沖寬度的工作步驟如下：(1) 向CONTRL2的CLR端送一個脈沖以便進(jìn)行電路的工作狀態(tài)初始化。(4)計數(shù)結(jié)束后，CONTRL的EEND端將輸出低電平來指示測量計數(shù)結(jié)束，單片機(jī)得到此信號后，即可利用ADRC() , ADRB() , ADRA() 分別讀回CNT1和CNT2的計數(shù)值，并根據(jù)等精度測量公式進(jìn)行運(yùn)算，計算出被測信號的頻率或周期值。(7) SEL[2..0](P , P , P )；計數(shù)值讀出選通控制。CHOICE=0自校。圖32 EPM7128SLC8415結(jié)構(gòu)框圖 CPLD測頻專用模塊邏輯設(shè)計利用VHDL設(shè)計的測頻模塊邏輯結(jié)構(gòu)如圖33所示：其中有關(guān)的接口信號規(guī)定如下：(1) TF ():TF=0時等精度測頻；TF=1時測脈寬。它的應(yīng)用和發(fā)展不僅簡化了電路設(shè)計，降低了成本，提高了系統(tǒng)的可靠性和保密性，而且給數(shù)字系統(tǒng)的設(shè)計方法帶來了革命性的變化。據(jù)1991年有關(guān)統(tǒng)計表明，VHDL語言業(yè)已被廣大設(shè)計者所接受。但是，它們大多各自針對特定設(shè)計領(lǐng)域，沒有統(tǒng)一的標(biāo)準(zhǔn)，從而使一般用戶難以使用。 電子設(shè)計自動化（EDA）的關(guān)鍵技術(shù)之一是要求用形式化方法來描述數(shù)字系統(tǒng)的硬件電路，即要用所謂硬件描述語言來描述硬件電路。推動該潮流迅猛發(fā)展的引擎就是日趨進(jìn)步和完善的設(shè)計技術(shù)。其中硬件電路包括鍵控制模塊、顯示模塊、輸入信號整形模塊以及單片機(jī)和CPLD主控模塊。等精度的測量方法不但具有較高的測量精度，而且在整個頻率區(qū)域保持恒定的測試精度。該頻率計利用等精度的設(shè)計方法，克服了基于傳統(tǒng)測頻原理的頻率計的測量精度隨被測信號頻率的下降而降低的缺點(diǎn)。并詳細(xì)論述了硬件電路的組成和單片機(jī)的軟件控制流程。關(guān)鍵詞: 頻率計，EDA技術(shù)，CPLD，單片機(jī)AbstractThis article discusses the use of frequency counts for CPLD, microcontroller control to achieve the implementation of the design process of multifrequency meter. The use of such precision frequency meter design ways to overe the traditional frequency measurement based on the principle of the measurement precision frequency meter with a decline in the measured signal frequency decreases the shortings. And other precision measurement method not only has high accuracy, but in the entire frequency region to maintain a constant precision. The frequency meter using CPLD to implement the frequency, period, pulse width and duty cycle measurement count .I used SUM plete the measurement circuit control, data processing and display output. Then I discussed about the position of hardware and microcontroller software control flow. The hardware circuit includes key control module, display module, the input signal shaping module and MCU and CPLD control module.This paper has particularly described the toptobottom design method of the system, the circuit posite of the hardware and the software program device of CPLD and single chip puter. Under the test environment of the system developed by GW48CK EDA experiment, the precision and velocity of the measurement have been obtained after the simulation and the test of the hardware.KEYWORDS: Frequency meter, EDA technique, CPLD, Single chip puter目 錄摘 要 IAbstract II目 錄 III第一章 引言 1第二章 硬件電路設(shè)計 4 系統(tǒng)頂層電路設(shè)計 4 測頻模塊的工作原理及設(shè)計 5 CPLD的結(jié)構(gòu)與功能介紹 5 CPLD測頻專用模塊邏輯設(shè)計 6 單片機(jī)主控模塊 10 AT89C51單片機(jī)性能 10 單片機(jī)控制電路 12 外圍電路設(shè)計 14 鍵盤接口電路 14 顯示電路 15 電源模塊 15 其他電路 16第四章 軟件設(shè)計 17 VHDL語言 17 VHDL簡介 17 VHDL程序設(shè)計 18 VHDL的設(shè)計方法 18 本系統(tǒng)CPLD模塊的設(shè)計 20: 20 本系統(tǒng)CPLD模塊的頂層設(shè)計 21參考文獻(xiàn) 34致 謝 35第一章 引言