【正文】 庫(kù) (Library)。 VHDL 語(yǔ)言在硬件設(shè)計(jì)領(lǐng)域的作用將與 C和 C++在軟件設(shè)計(jì)領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級(jí)別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將成為數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中所有技術(shù)人員必須掌握的一種語(yǔ)言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯 大學(xué)本科生畢業(yè)設(shè)計(jì) 第 6 頁(yè) 課件之家精心整理資料 歡迎你的欣賞 芯片的應(yīng)用設(shè)計(jì)。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本（ IEEE std 10761987 標(biāo)準(zhǔn)）之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境。 1985 年在美國(guó)國(guó)防部的支持下正式推出了超高速集成電路硬件描述語(yǔ)言（ VHDL），它是目前世界上標(biāo)準(zhǔn)化程度最高的一種硬件描述語(yǔ)言。就 FPGA/CPLD 開(kāi)發(fā)來(lái)說(shuō)， VHDL 語(yǔ)言是最常用和流行的硬件描述語(yǔ)言之一。（ 2）加快了硬件電路的設(shè)計(jì)周期，降低了硬件電路的設(shè)計(jì)難度。 大學(xué)本科生畢業(yè)設(shè)計(jì) 第 5 頁(yè) 課件之家精心整理資料 歡迎你的欣賞 2 硬件描述語(yǔ)言 HDL 硬件描述語(yǔ)言（ HDL）是相對(duì)于一般的計(jì)算機(jī)軟件語(yǔ)言如 C， Pascal 而言的。 接下來(lái)，在后續(xù)的章節(jié)會(huì)介紹 硬件描述語(yǔ)言 VHDL 語(yǔ)言 的 詳細(xì)情況。隨著新型可編程邏輯器件 FPGA 技術(shù)的發(fā)展 ， 能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€(gè)單個(gè)器件中 ， 根據(jù)不同的需要所提供的門(mén)數(shù)可以從幾百門(mén)到上百萬(wàn)門(mén) ， 不但集成度遠(yuǎn)遠(yuǎn)超過(guò)了以往的數(shù)字頻率計(jì) ， 而且在基準(zhǔn)頻率及精度等外部條件的允許下 ， 根據(jù)不同場(chǎng) 合的精度要求 ， 對(duì)硬件描述語(yǔ)言進(jìn)行一定的改動(dòng) ，使系統(tǒng)在精度提高的同時(shí) ， 用較少的器件來(lái)實(shí)現(xiàn)系統(tǒng)的功能 ,從而降低系統(tǒng)的整體造價(jià)。利用 EDA 技術(shù)對(duì) FPGA／ CPLD 的開(kāi)發(fā)，通常是一種借助于軟件方式的純硬件開(kāi)發(fā)，可以通過(guò)這種途徑進(jìn)行專(zhuān)用 ASIC 開(kāi)發(fā)，而最終的 ASIC 芯片，可以是 FPGA／ CPLD， 也可以是專(zhuān)制的門(mén)陣列掩膜芯片， FPGA／ CPLD起到了硬件仿真 ASIC 芯片的作用。不言而喻， EDA 技術(shù)將行為設(shè)計(jì) 結(jié)構(gòu)設(shè)計(jì) 邏輯設(shè)計(jì) 電路設(shè)計(jì) 版圖設(shè)計(jì) 設(shè)計(jì)層次 1970 1975 1980 1985 1990 1995 2020 年代 CAD CAE EDA 大學(xué)本科生畢業(yè)設(shè)計(jì) 第 3 頁(yè) 課件之家精心整理資料 歡迎你的欣賞 迅速成為電子設(shè)計(jì)領(lǐng)域中的極其重要的組成部分 [3]。此階段 EDA 技術(shù)的主要特征是支持高級(jí)語(yǔ)言對(duì)系統(tǒng)進(jìn)行描述，高層次綜合（ High Level Synthesis）理論得到了巨大的發(fā)展，可進(jìn)行系統(tǒng)級(jí)的仿真和綜合 [2]。所以， 90 年代出現(xiàn)了以自動(dòng)綜合器和硬件描述語(yǔ)言為基礎(chǔ)，全面支持電子設(shè)計(jì)自動(dòng)化的 ESDA（電子系統(tǒng)設(shè)計(jì)自動(dòng)化），即高級(jí) EDA 階段 ， 也就是目前常說(shuō)的 EDA。也就是所謂的 EDA 技術(shù)中級(jí)階段。電子線路的 CAD（計(jì)算機(jī)輔助設(shè)計(jì) ） 是 EDA 發(fā)展的初級(jí)階段，是高級(jí) EDA 系統(tǒng)的重要組成部分。目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向用戶(hù)需求，根據(jù)系統(tǒng)的行為和功能要求，自上至下的逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗(yàn)證，直到生成器件。而集成電路 （ IC） 技術(shù)在微電子領(lǐng)域占有重要的地位。數(shù)字頻率計(jì) 課件之家精心整理資料 歡迎你的欣賞 課件之家精心整理資料 歡迎你的欣賞 Design of a Digital Cymometer Based on VHDL Abstract In electronics, the frequency is one of the most basic parameters, and with many electrical parameters of the measurement program, measurement consequence of a very close relationship, so the frequency of measurement bees very i mportant. Measuring frequency of means, including electronic counter measuring frequency with high precision, easy to use, fast measurement and easy to realize the advantages of automated measurement process is an important means of frequency measurement. The design bination of frequency measurement method and the measurement cycle the two frequency measurement method can greatly enhance the digital frequency meter band and the measurement accuracy. The modular design ideas, the realization of the frequency counter divided by function into a reference time generator module, high frequency count module, low frequency count module, data processing module, the central control module. Among them, the central control module is part of the whole system of control: highfrequency signal with frequency measurement method, the direct display output in the central controller。其中，中央控制模塊是整個(gè)系統(tǒng)的控制部分：高頻信號(hào)采用測(cè)頻法，直接在中央控制器顯示輸出；低頻信號(hào)采用測(cè)周期法，由基準(zhǔn)時(shí)間產(chǎn)生模塊提供的計(jì)數(shù)時(shí)鐘信號(hào)，再經(jīng)過(guò)數(shù)據(jù)處理模塊處理，在中央控制器模塊上顯示輸出。課件之家精心整理資料 歡迎你的欣賞 課件之家精心整理資料 歡迎你的欣賞 基于 VHDL語(yǔ)言的數(shù)字頻率計(jì)設(shè)計(jì) 摘 要 在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更為重要。 本設(shè)計(jì)采用模塊化思想， 將頻率計(jì)的實(shí)現(xiàn)按功能分割成 基準(zhǔn)時(shí)間產(chǎn) 生模塊、高頻計(jì)數(shù)模塊、低頻計(jì)數(shù)模塊、數(shù)據(jù)處理模塊 、中央控制模塊。硬件描述語(yǔ)言 。 Digital Cymometer 課件之家精心整理資料 歡迎你的欣賞 課件之家精心整理資料 歡迎你的欣賞 目錄 1 緒論 .................................................................................................... 1 電子設(shè)計(jì)自動(dòng)化（ EDA）發(fā)展概述 ............................................................... 1 EDA 的發(fā)展歷史 ........................................................................................... 1 EDA 的應(yīng)用 ................................................................................................... 2 選題背景及意義 ............................................................................................... 3 論文的研究?jī)?nèi)容和結(jié)構(gòu)安排 ........................................................................... 3 2 硬件描述語(yǔ)言 HDL ............................................................................ 5 VHDL 語(yǔ)言簡(jiǎn)介 ................................................................................................... 5 VHDL 語(yǔ)言的結(jié)構(gòu)模型和設(shè)計(jì)方法 ................................................................... 6 VHDL 的結(jié)構(gòu)模型 ........................................................................................ 6 VHDL 語(yǔ)言設(shè)計(jì)方法 .................................................................................... 7 利用 VHDL 語(yǔ)言開(kāi)發(fā)的優(yōu)點(diǎn) .......................................................................... 8 3 基于 VHDL 語(yǔ)言的數(shù)字頻率計(jì)設(shè)計(jì) ............................................... 10 用 FPGA 實(shí)現(xiàn)數(shù)字頻率計(jì) ............................................................................. 10 數(shù)字頻率計(jì)的系統(tǒng)設(shè)計(jì) ................................................................................. 11 數(shù)字頻率計(jì)的測(cè)頻原理 .............................................................................. 11 數(shù)字頻率計(jì)系統(tǒng)功能分割 .......................................................................... 12 數(shù)字頻率計(jì)系統(tǒng)模塊的 VHDL 語(yǔ)言實(shí)現(xiàn) .................................................... 15 中央 控制模塊（ Center） ........................................................................... 15 基準(zhǔn)時(shí)間產(chǎn)生模塊（ ClockGen） .............................................................. 18 高頻計(jì)數(shù)模塊（ HFCounter） .................................................................... 20 低頻計(jì)數(shù)模塊（ LFCounter） .................................................................... 21 數(shù)據(jù)處理模塊（ Divid） ............................................................................. 23 設(shè)計(jì)實(shí)現(xiàn) ......................................................................................................... 24 課件之家精心整理資料 歡迎你的欣賞 課件之家精心整理資料 歡迎你的欣賞 本設(shè)計(jì)的數(shù)字頻率計(jì)的特點(diǎn) ......................................................................... 25 數(shù)字頻率計(jì)各模塊的仿真波形 ..................................................................... 26 結(jié) 論 ..............................................................................