【正文】 S8=0 AND S7=0 and s6=0 and s5=0 and s4=0 and s3=0)then PLAY1=0。PLAY5=S1。decimal2=39。decimal4=39。decimal6=39。 PLAY2=0。PLAY6=S3。039。039。039。PLAY3=s1。 decimal1=39。decimal3=39。decimal5=39。decimal4=39。decimal2=39。PLAY5=S3。 elsif (S8=0 AND S7=0 and s6=0 and s5=0 )then PLAY1=0。039。139。039。PLAY4=s1。 LED=100。decimal5=39。decimal3=39。 decimal1=39。PLAY3=0。039。039。039。PLAY6=s1。 PLAY2=0。 END IF。 END IF。S7=0。S5=0。S3=0。S1=0。)then if enable=39。S8=0。S4=0。139。 LED:OUT STD_LOGIC_VECTOR(2 基于 CPLD\FPGA 的數(shù)字頻率計系統(tǒng)的設(shè)計 第 37 頁 共 40 頁 DOWNTO 0))。 use 。CNT_EN=div2clk。039。039。 END PROCESS。EVENT AND CLK=39。 CNT_EN,RST_CNT,LOAD:OUT STD_LOGIC)。 ************************************* 測 頻控制模塊 程序 : ************************************* LIBRARY IEEE。 clk2=clk_1HZ。 then if t2=499 then clk_1HZ = not clk_1HZ。 process(clk_1K) variable t2:integer range 0 to 499。 end if。139。 signal clk_1HZ:std_logic。 ENTITY sad IS PORT(clk0:in STD_LOGIC。 我還要感謝 選擇這個課題的 各位同 學(xué) ，正是由于 大家的相互討論，共同努力，我才能 解決設(shè)計在遇到的 的困難和疑惑，直至本文的順利完成 ，讓我 再一次體會到團(tuán)隊合作精神的力量。 致謝 在這次畢業(yè)設(shè)計中 ，最感謝的是指導(dǎo)老師 龔蘭芳 老師 的悉心指導(dǎo) 和熱心幫助 。 采用 EDA 技術(shù)設(shè)計電子電路，把具有控制功能的各個模塊程序下載到一塊芯片上，它代替了原有的許多多單元電路或單片機(jī)的控制芯片和大量外圍電路，使電子電路設(shè)計更加靈活方便。 (3)由于該頻率及采用 6 位 LED 顯示，最高顯示精度為 萬分之一，其舍去位數(shù)仍有有效數(shù)字，所以會造成低于測量精度的顯示誤差。由于沒有比理論 誤差更高精度的頻率 源，所以只能作誤差來源可能性的探討，無法準(zhǔn)確的測出其相對誤差。硬件調(diào)試的主要步驟如下 ： (1) 測量電源線和地線是否有短路現(xiàn)象，測量和主芯片 相關(guān)的信號線的連通性，是否有短、斷路現(xiàn)象； (2) 嚴(yán)格按照原理圖進(jìn)行焊接線路板； (3) 測量各個電壓點(diǎn)的電壓是否和原理圖標(biāo)稱的相符； (4) 上電 1 分鐘左 右，斷電，感觸一下是否有過熱的元器件，如果有，應(yīng)該是有短路現(xiàn)象。 而顯示的數(shù)據(jù)主要決定于計數(shù)器的計數(shù)數(shù)值輸入端，計數(shù)器是對待測信號進(jìn)行計數(shù)，將計數(shù)數(shù)值輸入顯示模塊中，它可以自動將計數(shù)的數(shù)值轉(zhuǎn)換為 BCD 碼，從而達(dá)到數(shù)值的顯示。 基于 CPLD\FPGA 的數(shù)字頻率計系統(tǒng)的設(shè)計 第 29 頁 共 40 頁 顯示模塊設(shè)計 對于顯示電路的設(shè)計，我們使用了串行連接的設(shè)計，即每個數(shù)碼管對應(yīng)的引腳都接在一起，通過控制公共端控制相應(yīng)數(shù)碼管的亮滅，（共陰極數(shù) 碼管的公共端為高電平時， LED 不亮；共陽極的公共端為低電平時， LED 不亮）。若已有 4 位 BCD 碼存在于此模塊的輸入口，在信號 LOAD 的上升沿后即被鎖存到寄存器 REG4B 的內(nèi)部，并由 REG4B 的輸出端輸出，然后由實驗板上的 7 段譯碼器譯成能在數(shù)碼管上顯示輸出的相對應(yīng)的數(shù)值。若模塊不是處于復(fù)位期間，當(dāng)閘門信號 EN 高電平到來時，開始對被測信號進(jìn)行計數(shù)，反之，低電平時禁止計數(shù)。 控制模 塊是整個數(shù)字系統(tǒng)的控制部分，它控制著計數(shù)模塊和鎖存模塊的工作。 高質(zhì)量的測頻控制信號發(fā)生器的設(shè)計十分重要，設(shè)計中要對其進(jìn)行仔細(xì)的實時仿真 (TIMING SIMULATION)，防止可能產(chǎn)生的毛刺。為了產(chǎn)生這個時序圖，需首先建立一個由 D 觸發(fā)器構(gòu)成的二分頻器，基于 CPLD\FPGA 的數(shù)字頻率計系統(tǒng)的設(shè)計 第 26 頁 共 40 頁 在每次時鐘 CLK 上沿到來時其值翻轉(zhuǎn)。當(dāng) EN 高電平時，允許計數(shù)；低電平時，停止計數(shù)，并保持其所計的 數(shù)。 分頻器模塊圖 45 如下： 圖 45 分頻器模塊 引腳名 端口 說明 CLK0 輸入端 待分頻信號 CLK1 輸出端 分頻后的頻率 CLK2 輸出端 表 41 輸入輸出引腳說明 分頻器的主要作用是將時鐘信號（ 50MHz）進(jìn)行分頻，從而得到頻率為 1KHz的動態(tài)掃描頻率和 1Hz 的基準(zhǔn)信號，把這兩個頻率分別給到顯示模塊和控制模塊中，使其能正常工作。通常用來對某個給定頻率進(jìn)行分頻，以得到所需的頻率。 在此基礎(chǔ)上建立頂層文件，再對頂層 文件進(jìn)行編譯、仿真即可。因為這時已經(jīng)得到目標(biāo)器件的實際硬件特性（如時延特性等），所以仿真結(jié)果能比較精確地預(yù)期芯片的實際性能。 5. 綜合（ Synthesis） 利用綜合器對 VHDL 代碼進(jìn)行綜合優(yōu)化處理，生成門級描述的網(wǎng)表文件，這是將 VHDL 語言描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。如果 VHDL 語法有錯誤，編譯無法通過，則需要修改程序，即回到第 2 步。原則上此工作可以在任何文本編輯器內(nèi)完成，但大多數(shù)集成開發(fā)環(huán)境（如MAX+plusII、 Quartus II 等）都集成了針對 VHDL的編輯器。 工程文件的創(chuàng)建和源文件的輸入完成之后 ,即可用 Quartus II 編譯器對設(shè)計進(jìn)行編譯 。 (1). 創(chuàng)建新工程 Quartus II 有工程的概念 ,所謂工程就是當(dāng)前設(shè)計的描述、設(shè)置、數(shù)據(jù)以及輸出的集合 Quartus II 會將這些存儲在不同類型的文件中并置于同一個文件夾下 .所以在設(shè)計之前 ,必需創(chuàng)建工程 。 基于 CPLD\FPGA 的數(shù)字頻率計系統(tǒng)的設(shè)計 第 20 頁 共 40 頁 編程和配置（P r o g r a m m i n g amp。改進(jìn)了軟件的 LogicLock模塊設(shè)計功能，增添了 FastFit 編 譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力 ， 支持 MAX7000/MAX3000 等乘積項器件 。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的 歡迎。 基于 CPLD\FPGA 的數(shù)字頻率計系統(tǒng)的設(shè)計 第 19 頁 共 40 頁 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。 自底向上法是根據(jù)系統(tǒng)功能要求，從具體的器件、邏輯部件或者相似系統(tǒng)開始任借設(shè)計者熟練的技巧和豐富的經(jīng)驗通過尋其進(jìn)行相互連接、修改和擴(kuò)大，構(gòu)成所要求的系統(tǒng)。數(shù)字系統(tǒng)的實現(xiàn)方法經(jīng)歷了由分立元件、小規(guī)模集成電路（ SSI）、中規(guī)模集成電路（ MSI）到大規(guī)模集成電路（ LSI）、超大規(guī)模集成電路（ VLSI）的過程。 基于 CPLD\FPGA 的數(shù)字頻率計系統(tǒng)的設(shè)計 第 17 頁 共 40 頁 圖 38 DAC0832 外圍電路 當(dāng) ILE為高電平，片選信號 /CS 和寫信號 /WR1為低電平時，輸入寄存器控制信號為 1， 這種情況下，輸入寄存器的輸出隨輸入而變化。 DAC0832 是比較常用的 DA 轉(zhuǎn)換器，時序控制要比 AD 轉(zhuǎn)換器容易很多。 基于 CPLD\FPGA 的數(shù)字頻率計系統(tǒng)的設(shè)計 第 16 頁 共 40 頁 圖 37 ADC0804 外圍電路 ADC0804 是比較常用的 AD 轉(zhuǎn)換芯片，外圍電路也不是很復(fù)雜。 ADC0804 接口電路設(shè)計 從模擬信號到數(shù)字信號的轉(zhuǎn)換稱為模數(shù)轉(zhuǎn)換，簡稱 A/D(Analog to Digital)轉(zhuǎn)換，與此同時，把實現(xiàn) A/D 轉(zhuǎn)換的電路稱為 A/D 轉(zhuǎn)換器，簡稱 ADC（ Analog to Digital Converter）。 并口 JTAG EPM240 2 TCK 24 3 TMS 22 8 TDI 23 11 TDO 25 13 NC NC 15 GND NC 18~25 GND NC 表 31 計算機(jī)與 EPM240 的端口連接表 基于 CPLD\FPGA 的數(shù)字頻率計系統(tǒng)的設(shè)計 第 15 頁 共 40 頁 接口 JTAG 相關(guān)描述 1 TCK 時鐘信號 10 GND 信號地 3 TDO 數(shù)據(jù)輸出 4 VCC 電源 5 TMS JTAG 狀態(tài)控制 8 NC 無連接 9 TDI 數(shù)據(jù)輸入 表 32 并口與 JTAG下載線纜端口的對應(yīng)表 拓 展電路的設(shè)計 基于 EPM240T100 可編程邏輯器件的數(shù)字頻率計系統(tǒng)，還 為大 家提供了一個硬件學(xué)習(xí)的平臺。并行下載電纜如圖 36 所示。 顯示模塊如圖 35 所示 。 如果增加點(diǎn)亮?xí)r間 ， 又會使掃描頻率下降 ， 有閃爍感容易造成人眼的彼勞 。 實際上，在每一個時刻，只有一組 LED 是處于顯示的狀態(tài)，而其他 LED組均為關(guān)閉狀態(tài) ， 即在每一瞬間只 使某一位顯示字符。要想每位顯示不同的字符 ， 可以采用動態(tài)顯示或者靜態(tài)顯示的 方 法。 AMS1117 有可調(diào)電壓的版本，通過 2 個外部電阻可實現(xiàn) ～ 輸出電壓范圍。兩種方法提供的電源分別 為 +5V 和 +，但 CPLD 工作只需電壓 的電源 即可， 因此 需要對電源進(jìn)行降壓處理。有源晶振通常的用法：一腳懸空，二腳接地，三腳接輸出，四腳接電壓。有源晶振不需要 DSP 的內(nèi)部振蕩器，信號質(zhì)量好，比較穩(wěn)定，而且連接方式相對簡單（主要是做好電源濾波，通常使用一個電容和電感構(gòu)成的PI 型濾波網(wǎng)絡(luò)，輸出端用一個小阻值的電阻過濾信號即可），不需要復(fù)雜的配置電路。無源晶振需要用 DSP 片內(nèi)的振蕩器，無源晶振沒有電壓的問題，信號電平是可變的，也就是說是根據(jù)起振電路來決定的，同樣的晶振可以適用于多種電壓，可用于多種不同時鐘信號電壓要求的 DSP，而且價格通常也較低，因此對于一般的應(yīng)用如果條件許可建議用晶體。 圖 32 為 EPM240T100 原理 圖。 該測頻系統(tǒng)選用的 CPLD 器件是 ALTERA 公司所生產(chǎn)的 MAX II 系列中的EPM7240T100。 CPLD 對整個測試系統(tǒng)進(jìn)行控制，包括對 被測 信號的讀入與處理 、 對 CPLD 測量過程的控制、測量結(jié)果數(shù)據(jù)的處理 ；最 后將測量結(jié)果送LED 顯示輸出。 PLD 具有容 量大，集成度高，計到 7 個脈沖 丟失（少計 1 個脈沖） 多余（比實際多出了 個脈沖） 時基信號 待測信號 基于 CPLD\FPGA 的數(shù)字頻率計系統(tǒng)的設(shè)計 第 8 頁 共 40 頁 可反復(fù) 編 程與 調(diào)試 ，可靠性高，觸 發(fā) 器與引腳豐富等優(yōu)點(diǎn) ，此設(shè)計充分地發(fā)揮PLD 的優(yōu)勢及特點(diǎn)。 表22 是測周期時待測信號與基準(zhǔn)脈沖的關(guān)系表： 待測信號 時基信號 可行性 1MHz~10MHz 100000MHz 不可行 100KHz~1MHz 10000 MHz 10KHz~100KHz 1000 MHz 1KHz~10KHz 100 MHz 100Hz~1KHz 10 MHz 可行 10Hz~100Hz 1 MHz 1Hz~10Hz 100k Hz ~1Hz 10k Hz 表 22 待測信號與基準(zhǔn)脈沖的關(guān)系 從 表 22 可以得出另一個結(jié)論：測周法適合低頻信號的測量，而對高頻信號無能為力。 時基信號 待測信號 計到 7個脈沖 丟失（少計 1 個脈沖） 多余（比實際多出了 個脈沖） 基于 CPLD\FPGA 的數(shù)字頻率計系統(tǒng)的設(shè)計 第 7 頁 共 40 頁 圖 22 測周期原理 通過測頻測周的兩幅的比較，我們可以發(fā)現(xiàn) 這兩幅圖的差別僅僅是待測信號與時基信號的未知顛倒了。通過計算，可以得出 表 21 的結(jié)論 ： 待測信號 時基信號 可行性 1MHz~10MHz 100Hz 可行 100KHz~1MHz 10Hz 10KHz~100KHz 1Hz 1KHz~10KHz (