【正文】 硬件描述語(yǔ)言與數(shù)字邏輯硬件》西安電子工科技出版社 2020 年 [6]潘松 王國(guó)棟《 vhdl 實(shí)用教程》電子科技大學(xué)出版社出版社 2020 [7]喬建良 徐源 田思 張風(fēng)蕊 《 EDA 技 術(shù)及應(yīng)用實(shí)踐》清華大學(xué)出版 2020 [8]潘松 黃繼業(yè) 《 EDA 技術(shù)實(shí)用教程》科學(xué)出版社 2020 年 [9] 盧 毅 ， 賴 杰 《 VHDL 與 數(shù) 字 電 路 設(shè) 計(jì) 》 北 京 科 學(xué) 出 版 社 ，2020 [10] 《 大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用 》 成都電子科技大學(xué)出版社， [11] 《 可編程邏輯器件原理、開(kāi)發(fā)與應(yīng)用 》 西安電子科技大學(xué)出版社， [12]武衛(wèi)華、 陳德宏 , 《 基 于 EDA 技術(shù)的數(shù)字頻率計(jì)芯片化的實(shí)現(xiàn) 》 電子科技大學(xué)出版社 , [13]熊秋娥、熊英華 《 基于 VHDL 的數(shù)字頻率計(jì)設(shè)計(jì) 》 南通大學(xué)現(xiàn)代教育技術(shù)中心 , 。使我在完成 畢業(yè) 設(shè)計(jì)的同時(shí)，對(duì)學(xué)習(xí)的專業(yè)基礎(chǔ)知識(shí)做了一次系統(tǒng)的復(fù)習(xí)總結(jié)，并且對(duì)相關(guān)的學(xué)科有了一定的了解和認(rèn)識(shí)，獲益非淺。同時(shí)在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過(guò)修改 VHDL 源程序，增加一些新功能，滿足不同的需要，實(shí)現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 43 頁(yè) 共 47頁(yè) 編程下載 在 EDA 實(shí)驗(yàn)箱上按照管腳配置進(jìn)行連線，然后下載到 EDA 實(shí)驗(yàn)箱上。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 40 頁(yè) 共 47頁(yè) 連接電路圖 圖 42 將設(shè)計(jì)的電路進(jìn)行仿真，其波形圖如下： 波形圖 圖 43 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 41 頁(yè) 共 47頁(yè) 其波形圖正確無(wú)誤，生成可調(diào)用元件圖如下： 元件圖 圖 44 5 頻率計(jì)測(cè)量周期頂層電路原理圖設(shè)計(jì) 在成功完成底層單元電路模塊設(shè)計(jì)仿真后，可根據(jù)第 3章的測(cè)頻原理圖，把上面的各個(gè)模塊按照下圖連接起來(lái)。b=x(1)。 end if。139。 elsif clk39。139。 a,b,c:out std_logic)。 加法器設(shè)計(jì) 其程序如下： library ieee。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 35 頁(yè) 共 47頁(yè) 八選一數(shù)據(jù)選擇器 7415 38譯碼器 74138 和 生成的元件 連接電路 圖 35 編譯成功后進(jìn)行仿真，其波形仿真如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 36 頁(yè) 共 47頁(yè) 波形圖 圖 36 其波形正確無(wú)誤，將其電路生成能調(diào)用的元件圖如下： 元件圖 圖 37 該模塊主要根據(jù)輸入被測(cè)信號(hào)，產(chǎn)生計(jì)數(shù)允許計(jì)數(shù)信號(hào) EN，該信號(hào) 的高電平的持續(xù)時(shí)間即計(jì)數(shù)允許時(shí)間，與輸入的被測(cè)信號(hào)周期相同；產(chǎn)生清零信號(hào) RST，在計(jì)數(shù)使能前對(duì)計(jì)數(shù)器先清零；產(chǎn)生存儲(chǔ)信號(hào) LOAD，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測(cè)量值保存在顯示寄存器中。 cq=cqi。139。 end if。 then if cqi11 then cqi:=cqi+1。event and clk=39。 then cqi:=(others=39。 end jishu12。 use 。 其模塊與實(shí)現(xiàn)測(cè)量頻率時(shí)的功能一樣，該模塊調(diào)用測(cè)頻率時(shí)的譯碼模塊。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 30 頁(yè) 共 47頁(yè) 加法器和觸發(fā)器按 連接電路圖 圖 29 編譯成功后，對(duì)其電路進(jìn)行仿真，波形圖如下： 波形圖 圖 30 其波形圖正確無(wú)誤后生成元件圖如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 31 頁(yè) 共 47頁(yè) 元件圖 圖 31 3 頻率計(jì)測(cè)量頻率的頂層設(shè)計(jì)和仿真 頻率計(jì)主體電路頂層原理圖設(shè)計(jì) 在成功完成底層單元電路模塊設(shè)計(jì)仿真后，可根據(jù)第 3章的測(cè)頻原理圖，把上面的各個(gè)模塊按照下圖連接起來(lái)。 a=x(0)。)。 then if x4 then x=x+39。)。 begin 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 29 頁(yè) 共 47頁(yè) process(clk,rst) begin if rst=39。 entity yichu_jiajishu is port(clk,rst:in std_logic。 加法器設(shè)計(jì) 用加法器對(duì)計(jì)數(shù)器溢出脈沖進(jìn)行計(jì)數(shù)，用加法器的后兩位二進(jìn)制數(shù)值對(duì)被測(cè)信號(hào)進(jìn)行相應(yīng)的分頻來(lái)實(shí)現(xiàn)量程切換。 end process。 when1000= led7s=1111111。 when0100= led7s=1100110。 architecture one of decl7s is begin process(a) begin case a is when0000= led7s=0111111。 use 。 end process p2。shift=00。shift=10。 end process p1。139。 then scan:=000000000000000000。 architecture one of xu_dynamic is signal scan_clk:std_logic_vector(1 downto 0)。 din4:in std_logic_vector(15 downto 12)。 entity xu_dynamic is port(clk,reset:in std_logic。 library ieee。但是，延時(shí)（導(dǎo)通頻率）也不是越小越好，因?yàn)?LED數(shù)碼管達(dá)到一定亮度需要一定時(shí)間。 在源程序中 LOAD 是鎖存信號(hào)，上升沿觸發(fā)； din[3..0]是寄存器輸入； dout[3..0] 是寄存器輸出。 then dout=din。 dout:out std_logic_vector(3 downto 0))。 library ieee。 元件符號(hào)圖 圖 18 分頻電路的設(shè)計(jì) 將生成的四選一數(shù)據(jù)選擇、 74139 譯碼器、 D觸發(fā)器和 3 個(gè)十進(jìn)制計(jì)數(shù)器按下圖連接。 end case。 when01= y=c2。 architecture behav of si_xuan_1 is signal x:std_logic_vector(1 downto 0)。 use 。 與非門(mén)，或非門(mén)和 異或門(mén)實(shí)現(xiàn) 3種譯碼狀態(tài)，與閘門(mén)模塊 連接電路圖 圖 14 編譯成功后進(jìn)行仿真，其仿真波形如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 17 頁(yè) 共 47頁(yè) 波形圖 圖 15 該功能正確無(wú)誤后生成的元件符號(hào)圖如下圖所示。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 15 頁(yè) 共 47頁(yè) 75進(jìn)制計(jì)數(shù)器、 11 進(jìn)制計(jì)數(shù)器、 10進(jìn)制計(jì)數(shù)器和非門(mén) 連接電路圖 圖 11 將其電路圖進(jìn)行仿真，其仿真波形如下： 波形圖 圖 12 對(duì)照其仿真波形，其輸出門(mén)閘信號(hào)高電平為 1S，符合設(shè)計(jì)，將其電路生成如下元件圖，以便頂層調(diào)用。 end process。event and clk=39。 q:out std_logic)。 end behav。039。 end if。039。 then if en=39。)。 begin if rst=39。 cq:out std_logic_vector(3 downto 0)。 編譯成功后生成元件圖如下： 生成元件圖 圖 8 b 11 進(jìn)制計(jì)數(shù)器的程序如下 ： library ieee。 end if。 if cqi=74 then cout=39。)。139。 elsif clk39。139。 cout:out std_logic)。 use 。在閘門(mén)信號(hào)有效時(shí)間內(nèi)，對(duì)被測(cè)信號(hào)計(jì)數(shù)，即為信號(hào)的頻率。 元件 圖 圖 4 4 位十進(jìn)制計(jì)數(shù)器的頂層設(shè)計(jì) 新建一個(gè)原理圖編輯窗，從當(dāng) 前的工程目錄中凋出 4個(gè)十進(jìn)制計(jì)數(shù)器元件，并按如圖所示的 4 位十進(jìn)制計(jì)數(shù)器的頂層原理圖完成電路連接。 end process。 else cout=39。 end if。139。039。 architecture behav of jishu10 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0)。 entity jishu10 is port(clk,rst,en:in std_logic。使能信號(hào)和清零信號(hào)由閘門(mén)控制模塊的控制信號(hào)發(fā)生器所產(chǎn)生來(lái)對(duì) 4 個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器周期性的計(jì)數(shù)進(jìn)行控制。 本頻率計(jì)設(shè)計(jì)還可以測(cè)量周期性信號(hào)，其基本原理與測(cè)量頻率的基本原理基本一樣，首先讓被測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過(guò)一個(gè)閘門(mén)，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把被測(cè)信號(hào)一個(gè)周期內(nèi) 標(biāo)準(zhǔn)基準(zhǔn)信號(hào)的脈沖計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來(lái)，最后用顯示譯碼器，把鎖存的結(jié)果用 LED數(shù)碼顯示管顯示出來(lái)，顯示管的讀數(shù)就是被測(cè)信號(hào)以標(biāo)準(zhǔn)信號(hào)的周期為單位乘積的周期。t change hardware electric circuit, carries on various function that the improvement can also raise system further to the number39。 關(guān)鍵詞： FPGA 芯片、 VHDL 語(yǔ)言、數(shù)字頻率計(jì)、數(shù)字頻率計(jì)原理圖、 Max+plusII軟件、 EDA 技術(shù) 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計(jì)） 第 2 頁(yè) 共 47頁(yè) Design of Digital Cymometer Based on EDA Abstract: Digital cymometer is to directly show to be measured a kind of diagraph of signal frequency to equip with the decimal system not only can measure sine wave, square wave, triangle wave, shar