【正文】 硬件描述語言與數(shù)字邏輯硬件》西安電子工科技出版社 2020 年 [6]潘松 王國棟《 vhdl 實(shí)用教程》電子科技大學(xué)出版社出版社 2020 [7]喬建良 徐源 田思 張風(fēng)蕊 《 EDA 技 術(shù)及應(yīng)用實(shí)踐》清華大學(xué)出版 2020 [8]潘松 黃繼業(yè) 《 EDA 技術(shù)實(shí)用教程》科學(xué)出版社 2020 年 [9] 盧 毅 ， 賴 杰 《 VHDL 與 數(shù) 字 電 路 設(shè) 計 》 北 京 科 學(xué) 出 版 社 ，2020 [10] 《 大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用 》 成都電子科技大學(xué)出版社， [11] 《 可編程邏輯器件原理、開發(fā)與應(yīng)用 》 西安電子科技大學(xué)出版社， [12]武衛(wèi)華、 陳德宏 , 《 基 于 EDA 技術(shù)的數(shù)字頻率計芯片化的實(shí)現(xiàn) 》 電子科技大學(xué)出版社 , [13]熊秋娥、熊英華 《 基于 VHDL 的數(shù)字頻率計設(shè)計 》 南通大學(xué)現(xiàn)代教育技術(shù)中心 , 。使我在完成 畢業(yè) 設(shè)計的同時，對學(xué)習(xí)的專業(yè)基礎(chǔ)知識做了一次系統(tǒng)的復(fù)習(xí)總結(jié)，并且對相關(guān)的學(xué)科有了一定的了解和認(rèn)識，獲益非淺。同時在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過修改 VHDL 源程序，增加一些新功能，滿足不同的需要，實(shí)現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 43 頁 共 47頁 編程下載 在 EDA 實(shí)驗(yàn)箱上按照管腳配置進(jìn)行連線，然后下載到 EDA 實(shí)驗(yàn)箱上。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 40 頁 共 47頁 連接電路圖 圖 42 將設(shè)計的電路進(jìn)行仿真，其波形圖如下： 波形圖 圖 43 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 41 頁 共 47頁 其波形圖正確無誤，生成可調(diào)用元件圖如下： 元件圖 圖 44 5 頻率計測量周期頂層電路原理圖設(shè)計 在成功完成底層單元電路模塊設(shè)計仿真后，可根據(jù)第 3章的測頻原理圖，把上面的各個模塊按照下圖連接起來。b=x(1)。 end if。139。 elsif clk39。139。 a,b,c:out std_logic)。 加法器設(shè)計 其程序如下： library ieee。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 35 頁 共 47頁 八選一數(shù)據(jù)選擇器 7415 38譯碼器 74138 和 生成的元件 連接電路 圖 35 編譯成功后進(jìn)行仿真，其波形仿真如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 36 頁 共 47頁 波形圖 圖 36 其波形正確無誤，將其電路生成能調(diào)用的元件圖如下： 元件圖 圖 37 該模塊主要根據(jù)輸入被測信號，產(chǎn)生計數(shù)允許計數(shù)信號 EN，該信號 的高電平的持續(xù)時間即計數(shù)允許時間，與輸入的被測信號周期相同；產(chǎn)生清零信號 RST，在計數(shù)使能前對計數(shù)器先清零；產(chǎn)生存儲信號 LOAD，在計數(shù)結(jié)束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。 cq=cqi。139。 end if。 then if cqi11 then cqi:=cqi+1。event and clk=39。 then cqi:=(others=39。 end jishu12。 use 。 其模塊與實(shí)現(xiàn)測量頻率時的功能一樣，該模塊調(diào)用測頻率時的譯碼模塊。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 30 頁 共 47頁 加法器和觸發(fā)器按 連接電路圖 圖 29 編譯成功后，對其電路進(jìn)行仿真，波形圖如下： 波形圖 圖 30 其波形圖正確無誤后生成元件圖如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 31 頁 共 47頁 元件圖 圖 31 3 頻率計測量頻率的頂層設(shè)計和仿真 頻率計主體電路頂層原理圖設(shè)計 在成功完成底層單元電路模塊設(shè)計仿真后，可根據(jù)第 3章的測頻原理圖，把上面的各個模塊按照下圖連接起來。 a=x(0)。)。 then if x4 then x=x+39。)。 begin 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 29 頁 共 47頁 process(clk,rst) begin if rst=39。 entity yichu_jiajishu is port(clk,rst:in std_logic。 加法器設(shè)計 用加法器對計數(shù)器溢出脈沖進(jìn)行計數(shù)，用加法器的后兩位二進(jìn)制數(shù)值對被測信號進(jìn)行相應(yīng)的分頻來實(shí)現(xiàn)量程切換。 end process。 when1000= led7s=1111111。 when0100= led7s=1100110。 architecture one of decl7s is begin process(a) begin case a is when0000= led7s=0111111。 use 。 end process p2。shift=00。shift=10。 end process p1。139。 then scan:=000000000000000000。 architecture one of xu_dynamic is signal scan_clk:std_logic_vector(1 downto 0)。 din4:in std_logic_vector(15 downto 12)。 entity xu_dynamic is port(clk,reset:in std_logic。 library ieee。但是，延時（導(dǎo)通頻率）也不是越小越好，因?yàn)?LED數(shù)碼管達(dá)到一定亮度需要一定時間。 在源程序中 LOAD 是鎖存信號，上升沿觸發(fā)； din[3..0]是寄存器輸入； dout[3..0] 是寄存器輸出。 then dout=din。 dout:out std_logic_vector(3 downto 0))。 library ieee。 元件符號圖 圖 18 分頻電路的設(shè)計 將生成的四選一數(shù)據(jù)選擇、 74139 譯碼器、 D觸發(fā)器和 3 個十進(jìn)制計數(shù)器按下圖連接。 end case。 when01= y=c2。 architecture behav of si_xuan_1 is signal x:std_logic_vector(1 downto 0)。 use 。 與非門，或非門和 異或門實(shí)現(xiàn) 3種譯碼狀態(tài)，與閘門模塊 連接電路圖 圖 14 編譯成功后進(jìn)行仿真，其仿真波形如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 17 頁 共 47頁 波形圖 圖 15 該功能正確無誤后生成的元件符號圖如下圖所示。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 15 頁 共 47頁 75進(jìn)制計數(shù)器、 11 進(jìn)制計數(shù)器、 10進(jìn)制計數(shù)器和非門 連接電路圖 圖 11 將其電路圖進(jìn)行仿真，其仿真波形如下： 波形圖 圖 12 對照其仿真波形，其輸出門閘信號高電平為 1S，符合設(shè)計，將其電路生成如下元件圖，以便頂層調(diào)用。 end process。event and clk=39。 q:out std_logic)。 end behav。039。 end if。039。 then if en=39。)。 begin if rst=39。 cq:out std_logic_vector(3 downto 0)。 編譯成功后生成元件圖如下： 生成元件圖 圖 8 b 11 進(jìn)制計數(shù)器的程序如下 ： library ieee。 end if。 if cqi=74 then cout=39。)。139。 elsif clk39。139。 cout:out std_logic)。 use 。在閘門信號有效時間內(nèi)，對被測信號計數(shù)，即為信號的頻率。 元件 圖 圖 4 4 位十進(jìn)制計數(shù)器的頂層設(shè)計 新建一個原理圖編輯窗，從當(dāng) 前的工程目錄中凋出 4個十進(jìn)制計數(shù)器元件，并按如圖所示的 4 位十進(jìn)制計數(shù)器的頂層原理圖完成電路連接。 end process。 else cout=39。 end if。139。039。 architecture behav of jishu10 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0)。 entity jishu10 is port(clk,rst,en:in std_logic。使能信號和清零信號由閘門控制模塊的控制信號發(fā)生器所產(chǎn)生來對 4 個級聯(lián)十進(jìn)制計數(shù)器周期性的計數(shù)進(jìn)行控制。 本頻率計設(shè)計還可以測量周期性信號，其基本原理與測量頻率的基本原理基本一樣，首先讓被測信號與標(biāo)準(zhǔn)信號一起通過一個閘門，然后用計數(shù)器計數(shù)信號脈沖的個數(shù)，把被測信號一個周期內(nèi) 標(biāo)準(zhǔn)基準(zhǔn)信號的脈沖計數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用 LED數(shù)碼顯示管顯示出來，顯示管的讀數(shù)就是被測信號以標(biāo)準(zhǔn)信號的周期為單位乘積的周期。t change hardware electric circuit, carries on various function that the improvement can also raise system further to the number39。 關(guān)鍵詞： FPGA 芯片、 VHDL 語言、數(shù)字頻率計、數(shù)字頻率計原理圖、 Max+plusII軟件、 EDA 技術(shù) 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 2 頁 共 47頁 Design of Digital Cymometer Based on EDA Abstract: Digital cymometer is to directly show to be measured a kind of diagraph of signal frequency to equip with the decimal system not only can measure sine wave, square wave, triangle wave, shar