【正文】 p pulse signal and other have a period of the frequency of the signal of characteristic, and can also measure their been refitted, can measure pulse width, make into the number type vein breadth to measure an instrument。數(shù)字頻率計是計算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。經(jīng)過改裝，可以測量脈沖寬度，做成數(shù)字式脈寬測量儀；可以測量電容做成數(shù)字式電容測量儀；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計價器等。它不僅可以測量正弦波、方波、三角波、尖脈沖信號和其他具有周期特性的信號的頻率，而且還可以測量它們的 周期。具有體積小、可靠性高、功耗低的特點(diǎn)。該數(shù)字頻率計具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場可編程等優(yōu)點(diǎn)。s he various physical quantity carry on the physical volume small and dependable sex Gao and achievement to consume a low cymometer is the diagraph instrument of research production realm indispensabilities, such as calculator, munication equipments and audio frequency video frequency...etc..The digital cymometer that adopts VDHL to weave a distance to design a realization accounts, in addition to is measured the orthopedics of signal part, the key importation part and figures show part, rest all in one FPGA realization of chip, the whole system simplifies very much, and has vivid spot to change the foundation that doesn39。 根據(jù)數(shù)字頻率計的基本原理，本文設(shè)計方案的基本思想是分為五個模塊來實現(xiàn)其功能，即整個數(shù)字頻率計系統(tǒng)分為分頻模塊、控制模塊、計數(shù)模塊、譯碼模塊和量程自動切換模塊等幾個單元，并且分別用 VHDL 對其進(jìn)行編程，實現(xiàn)了閘門控制信號、計數(shù)電路、鎖存電路、顯示電路等。 頻率計測量周期的原理圖 頻率計測量周期的原理圖如下： 頻率計測量周期的原理圖 圖 2 脈沖形成模塊 計數(shù)模塊 譯碼模塊 控制模塊 分頻模塊 量程切換模塊 被測信號 鎖存 清零 使能 基準(zhǔn)信號 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 6 頁 共 47頁 2 頻率計測量頻率的層次化設(shè)計方案 4 位十進(jìn)制計數(shù)器模塊 4位十進(jìn)制計數(shù)器模塊包含 4 個級聯(lián)十進(jìn)制計數(shù)器，用來對施加到時鐘脈沖輸入端的待測信號產(chǎn)生的脈沖進(jìn)行計數(shù)，十進(jìn)制計數(shù)器具有集束使能、清零控制和進(jìn)位擴(kuò)展輸出的功能。 use 。 end jishu10。 then cqi:=(others=39。event and clk=39。 then if cqi9 then cqi:=cqi+1。139。 cq=cqi。編譯成功后進(jìn)行仿真，其仿真波形如下： 仿真波形 圖 圖 3 在項目編譯仿真成功后，將設(shè)計的十進(jìn)制計數(shù)器電路設(shè)置成可調(diào)用的元件廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 8 頁 共 47頁 ，用于以下的頂層設(shè)計。 元件 圖 圖 7 閘門信號的設(shè)計 頻率計電路工作時先要產(chǎn)生一個計數(shù)允許信號（即閘門信號），閘門信號的寬度為單位時間，如 1S。 a 75 進(jìn)制計數(shù)器的程序如下 ： library ieee。 cq:out std_logic_vector(7 downto 0)。 begin if rst=39。)。 then if en=39。039。 end if。039。 end behav。 entity jishu11 is 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 12 頁 共 47頁 port(clk,rst,en:in std_logic。 architecture behav of jishu11 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0)。039。139。 else cqi:=(others=39。 end if。 else cout=39。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 13 頁 共 47頁 end process。 entity reg_2 is port(clk,d:in std_logic。 begin process(clk) 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 14 頁 共 47頁 begin if clk39。 end if。 編譯成功后生成如下元件圖： 生成 元件 圖 圖 10 將生成的 75進(jìn)制計數(shù)器、 11 進(jìn)制計數(shù)器、 10進(jìn)制計數(shù)器和非門按下圖連接來得到1S高電平門閘信號。不失一般性，控制信號發(fā)生器用 74161 構(gòu)成 4分頻計數(shù)器，用一個與非門，一個或非門和一個異或門實現(xiàn) 3 種譯碼狀態(tài)，與閘門模塊按下圖連接。 use 。 end si_xuan_1。 case x is when00= y=c1。 when others=null。 編譯成功后進(jìn)行仿真，其仿真波形如下圖： 波形圖 圖 17 其仿真波形真確無誤后生成元件符號圖如下圖所示。 4 位寄存器的 VHDL 源程序如下。 din:in std_logic_vector(3 downto 0)。139。 end behav。根據(jù)人眼視覺暫留原理， LED 數(shù)碼管每秒導(dǎo)通 16 次以上，人眼就無法 LED數(shù)碼管短暫的不亮，認(rèn)為是一直點(diǎn)亮的（其實 LED 數(shù)碼管是以一定頻率在閃動的）。 動態(tài)掃描顯示的 VHDL 源程序如下。 use 。 din3:in std_logic_vector(11 downto 8)。 end xu_dynamic。139。event and clk=39。 scan_clk=scan(1 downto 0)。 when01=bus4=din2。 when11=bus4=din4。 end case。 編譯成功后生成元件圖如下圖： 元件圖 圖 23 七段數(shù)碼管驅(qū)動電路的 VHDL 設(shè)計 library ieee。 end decl7s。 when0011= led7s=1001111。 when0111= led7s=0000111。 end case。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 27 頁 共 47頁 將寄存器、動態(tài)掃描電路和驅(qū)動電路 連接電路圖 圖 25 編譯通過后，對該電路進(jìn)行仿真，其波形如下圖： 波形圖 圖 26 如圖所示，其電路實現(xiàn)了動態(tài)驅(qū)動顯示功能，其波形正確無誤，將其電路生成如下可調(diào)用元件圖： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 28 頁 共 47頁 元件圖 圖 27 當(dāng)計數(shù)器計數(shù)達(dá)到 9999 時，再來脈沖就超出量程，為了使計數(shù)器計數(shù)正確，需要用量程 自動切換對計數(shù)顯示進(jìn)行量程切換，增加量程自動切換模塊也加大了對頻率測量的范圍。 use 。 architecture behav of yichu_jiajishu is signal x:std_logic_vector(6 downto 0)。039。139。039。 end process。 編譯成功后，生成如下元件： 元件圖 圖 28 將生成的加法器和觸發(fā)器按如下電路連接。 4 頻率計測量周期的層次化設(shè)計方案 其模塊與實現(xiàn)測量頻率時的功能一樣，該模塊調(diào)用測頻率時的計數(shù)模塊。 use 。 cout:out std_logic)。139。 elsif clk39。139。)。 if cqi=11 then cout=39。 end if。 編譯成功后生成元件圖如 下： 元件圖 圖 34 本畢業(yè)設(shè)計 中測周期時選取的基準(zhǔn)信號頻率為 12Mz，為了得到不同周期的信號與被測信號進(jìn)行比較來測量被測信號的周期，用八選一數(shù)據(jù)選擇器 7415 38譯碼器 74138和已編程好生成的元件如下圖進(jìn)行連接。 連接電路圖 圖 38 對其原理電路進(jìn)行仿真，其波形如下： 波形圖 圖 39 其波形正確無誤，生成可調(diào)用元件圖如下： 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 38 頁 共 47頁 元件 圖 圖 40 該模塊是對被測頻率的周期單位進(jìn)行切換，使頻率計測量周期的范圍加大。 entity zhou_jiafa is port(clk,rst:in std_logic。 begin process(clk,rst) begin 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 39 頁 共 47頁 if rst=39。)。 then if x9 then x=x+39。)。 a=x(0)。 其仿真無誤后 ，生成可調(diào)用元件圖如下： 原價圖 圖 41 將生成的加法器和觸發(fā)器按如下電路連接。 編譯好后對其輸入輸出信號進(jìn)行管腳配置。 廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計） 第 44 頁 共 47頁 結(jié) 論 本畢業(yè)設(shè)計 采用 VHDL 語言 進(jìn)行編程 設(shè)計數(shù)字頻率計，并下載到 CPLD 中組成實際電路，這樣可以簡化硬件的開發(fā)和制造過程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。由于本 人水平有限，在做 畢業(yè) 設(shè)計的過程中，老師給予我很多的指導(dǎo)并提出了許多的寶貴意見，對我的一些看法以及錯誤的觀點(diǎn)予以及時