【正文】 ....................... 33 致 謝 ..................................................................................................... 34 參考文獻 .................................................................................................. 35 大學(xué)本科生畢業(yè)設(shè)計 第 1 頁 課件之家精心整理資料 歡迎你的欣賞 1 緒論 21 世紀人類將全面進入信息化社會，對微電子信息技術(shù)和微電子 VLSI 基礎(chǔ)技術(shù)將不斷提出更高的發(fā)展要求，微電子技術(shù)仍將繼續(xù)是 21 世紀若千年代中最為重要的和最有活力的高科技領(lǐng)域之一。推動該潮流迅猛發(fā)展的引擎就是日趨進步和完善的設(shè)計技術(shù)。 EDA 的發(fā)展歷史 EDA 技術(shù) 的發(fā)展始于 70 年代，至今經(jīng)歷了三個階段。 80 年代初期， EDA 技術(shù)開始技術(shù)設(shè)計過程的分析，推出了以仿真（邏輯模擬、定時分析和故障仿真）和自動布局與布線為核心的 EDA 產(chǎn)品，這一階段的 EDA 己把三維圖形技術(shù)、窗口技術(shù)、計算機操作系統(tǒng)、網(wǎng)絡(luò)數(shù)據(jù)交換、數(shù)據(jù)庫與進程管理等一系列計算機學(xué)科的最新成果引入電子設(shè)計，形成了CAE（計算機輔助工程）。 CAE 這種以原理圖為基礎(chǔ)的 EDA 系統(tǒng)，雖然直觀，且易于理解，但對復(fù)雜的電子設(shè)計很難達到要 求，也不宜于設(shè)計的優(yōu)化。 EDA 技術(shù)高級階段采用一種新的設(shè) 計概念：自頂而下（ TopDown）的設(shè)計程式和并行工程（ Concurrent engineering）的設(shè)計方法，設(shè)計者的精力主要集中在所要電子產(chǎn)品的準確定義上， EDA 系統(tǒng)去完成電子產(chǎn)品的系統(tǒng)級至物理級的設(shè)計。即使是普通的電子產(chǎn)品的開發(fā)， EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價格比大幅提高。各行業(yè)對自己專用集成電路（ ASIC）的設(shè)計要求日趨迫切，現(xiàn)場可編程器件的廣泛應(yīng)用，為各行業(yè)的電子系統(tǒng)設(shè)計工程師自行開發(fā)本行業(yè)專用的 ASIC 提供了技術(shù)和物質(zhì)條件。數(shù)字頻率計是數(shù)字電路中的一個典型應(yīng)用，傳統(tǒng)的數(shù)字頻率計一般由分離元件搭接而成 ， 實際的硬件設(shè)計用到的器件較多，連線比較復(fù)雜，其測量范圍、測量精度和測量速度都受到很大的限制。 本設(shè)計通過用 VHDL 語言實現(xiàn)數(shù)字頻率計， 用設(shè)計實例 說明如何采用層次化的設(shè)計方法來實現(xiàn)較大的數(shù)字系統(tǒng)，并強化了使用 VHDL 語言 來實現(xiàn)數(shù)字系統(tǒng)設(shè)計的能力 。 本設(shè)計 共分為三章，論文結(jié)構(gòu)安排及各章的內(nèi)容安排如下： 第二章 介紹了 VHDL 語言的結(jié)構(gòu)模型和設(shè)計方法以 及 VHDL 語言的優(yōu)點； 第三章首先介紹了數(shù)字頻率計測頻的基本原理，接著完成了數(shù)字頻率計的系統(tǒng)設(shè)計， 把數(shù)字頻率計按功能劃分為 5 個模塊， 并用 VHDL 語 言完成了數(shù)字頻率計各模塊的設(shè)計，并著重 說明了各模塊輸入輸出信號的 功用，簡述了 本設(shè)計 數(shù)字頻率計的優(yōu)點，最后給出了各模塊 的 仿真波形圖 。硬件描述語言具有以下幾個優(yōu)點：（ 1）設(shè)計技術(shù)齊全，方法靈活，支持廣泛。（ 5）語言標準，規(guī)范，易與共享和復(fù)用。它是在 7080 年代中由美國國防部資助的 VHSIC（超高速集成電路）項目開發(fā)的產(chǎn)品，誕生于 1982 年。 1987 年底， VHDL 被 IEEE（ The Institute of Electrical and Electronics Engineers）確認為標準硬件描述語言。 1996 年 IEEE 1076． 3 成為 VHDL綜合標準。就目前流行的 EDA 工具和 VHDL 綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDL 程序綜 合成為具體的 FPGA和 CPLD 等目標器件的網(wǎng)表文件己不成問題。 VHDL 有非常豐富的數(shù)據(jù)類型，它的結(jié)構(gòu)模型是層次化的，利用這些豐富的數(shù)據(jù)類型和層次化的結(jié)構(gòu)模型，對復(fù)雜的數(shù)字系統(tǒng)進行邏輯設(shè)計并用計算機仿真，逐步完善后進行自動綜合生成符合要求的、在電路結(jié)構(gòu)上可實現(xiàn)的數(shù)字邏輯，再下載到可編程邏輯器件中，完成設(shè)計任務(wù) [4]。實體說明定義了器件的端口特性和端口模式，設(shè)立了實體與外部進行通信的環(huán)境。 結(jié)構(gòu)體：結(jié)構(gòu)體是 VHDL 設(shè)計中最重要的部分，可以單獨編譯并放入庫中。請注意，允許一個實體有多個結(jié)構(gòu)體。配置指定用于把例化元件和相應(yīng)的實體－結(jié)構(gòu)體 ―綁定 ‖起來，配置說明為大型設(shè)計提供配置管理的手段。 庫：庫用來存放編譯結(jié)果，包括實體、結(jié)構(gòu)體、配置、程序包，以便模擬時使用或被其它設(shè)計調(diào)用，達到資源共享的目的。 利用 VHDL 語言開發(fā)的優(yōu)點 VHDL 語言能夠成為標 準化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。 VHDL 語言設(shè)計方法靈活多樣 , 既支持自頂向下的設(shè)計方式 , 也 支持自底向上的設(shè)計方法 。 VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。這樣做的好處是可以使設(shè)計人員集中精力進行電路設(shè)計的優(yōu)化 , 而不需要考慮其他 的問題。這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設(shè)計中進行復(fù)用。整個設(shè)計在 ALTERA 公司的 FPGA 上實現(xiàn)。因此用 FPGA 來實現(xiàn)數(shù)字頻率計與以往的數(shù)字頻率計相比，有如下優(yōu)點： （ 1）集成度高。 （ 2）易于升級、換代 ，靈活適用于各種場合。這是以往的數(shù)字頻率計 (由分離元件搭接而成的 )所無法實現(xiàn)的。若一個包含頻率測量的系統(tǒng)要想實現(xiàn) SOC，則首先要保證頻率測量系統(tǒng)要可以集成化，所以用 FPGA 實現(xiàn)數(shù)字頻率計是實現(xiàn)系統(tǒng)芯片的前提條件。設(shè)輸人信號頻率為 Fx， 門控信號有效電平時間為 T，在此有效電平時間內(nèi)的計數(shù)值為 N，則輸人信號的頻率為： Fx=N/ T 。所以本 設(shè)計采取的方法是高頻測頻率 ， 低頻測周期。 本設(shè)計 考慮的處理方法是對輸入信號經(jīng)預(yù)處理及整形電路后整形為方波信號，預(yù)處理電路用來完成信號衰減或放大和濾波 。 圖 結(jié)構(gòu)原理框圖 基準時間產(chǎn)生模塊為低頻計數(shù)模塊提供計數(shù)的時鐘信號，并產(chǎn)生中央控制模塊內(nèi)部邏輯的時鐘信號。高頻計數(shù)模塊和低頻計數(shù)模塊是整個測頻系統(tǒng)核心，它們接受中央控制單元產(chǎn)生的復(fù)位信號，清 除上一次計數(shù)結(jié)果，以便進行下一次計數(shù)。 本設(shè)計 中將數(shù)字頻率計系統(tǒng)分為 5 個功能模塊，全部使用 VHDL 進行設(shè)計，各模塊功能描述如下 ： （ 1）基準時間產(chǎn)生 (ClockGen)模塊 基準時間產(chǎn)生 ClockGen(Clock Geater) 模塊利用輸入 1MHz標準 時基信號分頻得到 1000Hz 信號 clk1k, 100Hz 信號 clk100 和 10Hz 信號 clk10。具體實現(xiàn)模塊如圖 所示。在每一個測量周期里，第一次出現(xiàn)的被測信號使這三個計數(shù)器同時開始計數(shù)，下一個被測脈沖 信號 使計數(shù)停止。利用計數(shù)器的溢出信號可以判 斷 當(dāng)前被測頻率在哪個范圍之內(nèi)，從而選擇適當(dāng)?shù)挠嫈?shù)值作為輸出 count 的值，并設(shè)置相應(yīng)的標志位。 （ 3）高頻計數(shù) (HiCnt)模塊 高頻計數(shù) HiCnt(High frequency Counter)模塊是直接測量輸入信號每秒脈沖個數(shù)的電路，適用于 40Hz 以上信號的測量。 圖 （ 4）數(shù)據(jù)處理 (Divide)模塊 數(shù)據(jù)處理模塊在采用測頻法的高頻計數(shù)模塊工作時對數(shù)據(jù)不做處理而直接輸出（因為高頻計數(shù)模塊由 8 個十進制 BCD 碼同步計數(shù)器級聯(lián)組成），在采用測周期法的低頻計數(shù)模塊工作時完成求倒數(shù)及 BCD 碼轉(zhuǎn)換的運算。 （ 5）中央控制 (Center)模塊 中央控制 模塊 Center：這個 模塊 產(chǎn)生所有的控制信號 ,并對被測信號選擇合適的測量方法和量程。低頻計數(shù)器完成計數(shù)后，將 busy 置 0，使 中 央控制模塊 脫離等待狀態(tài)，進入第 12 個時鐘周期，產(chǎn)生置位信號 set， 使 數(shù)據(jù)處理模塊 對 低頻計數(shù)模塊產(chǎn)生的 計數(shù)值求倒數(shù) 并轉(zhuǎn)換成 BCD 碼 。下面依次介紹 各模塊輸入輸出信號的作用及 VHDL 語言的實現(xiàn)。它是由基準時間產(chǎn)生模塊分頻后產(chǎn)生的。若被測信號頻率 高于 40Hz,則 high=1, 若被測信號頻率低于 40Hz,則high=0。 ● busy 為低頻計數(shù)模塊工作標志信號。 輸出信號有： ● display[31:0]為數(shù)字頻率計系統(tǒng)測得的被測信號的頻率值。它由 fr_high， fr_low 和 fr_vlow 的值確定（ dp=fr_highamp。在每一個測量周期中，由一個十進制計數(shù)器對時鐘信號 clk10（ 10Hz）計數(shù)，在前十個時鐘周期（ 1s）內(nèi)，置 ce=1， 送入高頻計數(shù) 模塊 作為使能信號。當(dāng) set=1 時，使數(shù)據(jù)處理模塊對低頻計數(shù) 模塊 產(chǎn)生的計數(shù)值求倒數(shù)并轉(zhuǎn)換為 BCD碼。在后面模塊具體實現(xiàn)時，只給出功能實現(xiàn)的主要編寫部分。 use 。 architecture counter_arch of counter10 is begin process(clk,clr,enable) variable tmp:integer。 //清零 elsif(enable= ?1‘) then if(clk39。 cy〈 =?1‘； else tmp： =tmp+1。 end process。 圖 模塊圖 基準時間產(chǎn)生模塊的輸入信號有： ● Clock 是標準 的時 鐘 信號。這三個信號可用作測量低頻計數(shù)模塊三個計數(shù)器的時 鐘 信號，同時 clk10 還可作為中央控制模塊的內(nèi)部邏輯時鐘信號。) then // 對標準的時鐘信號分頻，有效電平為高電平 if(t1=―1111100111‖) then // 計到 1000 清零 t1=―0000000000‖。 end process。139。 s2=t2(3)。) then // 對標準的時鐘信號分頻，有效電平為高電平 if(t3=1001) then // 計到 10 清零 t3=0000。 end if。 // 得到分頻后的時鐘信號 clk10（ 10Hz） 基準時間產(chǎn)生模塊的 3 個進程是并行執(zhí)行的，這是 VHDL 語言的一個特殊性。該信號為符合 TTL 和 CMOS 電平要求的脈沖信號。它來自中央控制模塊的數(shù)字頻率計系統(tǒng)清零信號，高頻計數(shù)模塊首先要檢測清零信號是否為高電平（ clr=‘1‘），若是的話，就進行模塊復(fù)位操作，清除計數(shù)結(jié)果。 該計數(shù)值直接送到中央控 制 模塊的高頻段頻率測頻結(jié)果 digitalHF[31:0]，用于數(shù)碼管的顯示輸出。 c4:counter10 PORT MAP(cy3,enable,clr,cy4, digital (15 downto 12))。 c8:counter10 PORT MAP(cy7,enable,clr,cy8, digital (31 downto 28))。與前一個模塊一樣，該信號為符合 TTL 和 CMOS 電平要求的脈沖信號。在每一個測量周期里，第一次出現(xiàn)的被測信號使這三個計數(shù)器同時開始工作，因為 3 個相同 1000 進制計數(shù)器的時鐘信號不同，所以在相同時間內(nèi)計數(shù)的結(jié)果不同，則計數(shù)器發(fā)生溢出的時間也不同。同前一個模塊一樣，它來自中央控制模塊的數(shù)字頻率計系統(tǒng)清零信號，低頻計數(shù)模塊首先要檢測清零信號是否為高電平（ clr=‘1‘），若是的話，就進行模塊復(fù)位操作。 ● frhigh 為被測信號頻率范圍標志位（中頻段）。當(dāng)被測頻率信號在第二個計數(shù)器停止計數(shù)（ ov1=1）， 此時 fr low〈 =ov1 AND（ NOT ov2） AND（ NOT ov3），得到 frlow=1，說明被測信號頻率范圍為 ~1Hz 之間，小數(shù)點在十位和百位之間。通過低頻計數(shù)器三個不同頻率范圍的標志位選擇合適的計數(shù)值，并把該計數(shù)值送到除法控制模塊的輸入端口。139。event and input=39。 end if。 c3:counter1k port map (clk10,enable,clr,ov3,q3)。 count=q1 when fr_h=39。 else q3 when fr_v=39。 //工作標志信號 fr_high=fr_h。 數(shù)據(jù)處理模塊的輸入信號有： ● set 為允許 數(shù)據(jù)處理 模塊工作置位信號。由 EDA 實驗箱上的標準頻率提供。在 數(shù)據(jù)處理模塊中該值作為除數(shù)， 10000 做被除數(shù)，送 數(shù)據(jù)處理模塊 做除法，求得的商為周期的倒數(shù)， 然后進行再 處理轉(zhuǎn)化為 BCD 碼。 // NF 時進行循環(huán)減法運算 count=count+1。 //商值變量清零以進行后續(xù)運算 digital=conv_std_logic_vector(count_out, 12)。因為設(shè)計的原理和系統(tǒng)模塊都是相同的，所以可以認為當(dāng)實驗條件允許的條件下， 本設(shè)計 所理想測量的頻率范圍是 可以 實現(xiàn)的。因此，工 作 時需要對片內(nèi)的 RAM 進行編程。因此， FPGA 能夠反復(fù)使用。因此， FPGA 的使用非常靈活。在不更改硬件電路的基礎(chǔ)上 , 對系統(tǒng)進行各種改進還可以進一步提高系統(tǒng)的性能和測量頻