【正文】 采用 VHDL 設計 FPGA，系統(tǒng)設計簡單易行，而且十分易于升級。 本設計的數(shù)字頻率計的特點 該頻率測量系統(tǒng)綜合采用測頻法和測周期法，使兩者的測量帶寬得到了互補而且采用了延時為納秒級的 FPGA 來實現(xiàn)，從而極大地提高了系統(tǒng)工作帶寬和系統(tǒng)測量精度。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進入工作狀態(tài)。該芯片集成有 1 萬個等效邏輯門，含有 572 個邏輯單元（ LEs）、 大學本科生畢業(yè)設計 第 25 頁 課件之家精心整理資料 歡迎你的欣賞 72 個邏輯陣列塊（ LABs）、 3 個嵌入式陣列塊（ EAB s），并具有 720 個片內(nèi)寄存器，可以在不占用內(nèi)部資源的條件下實現(xiàn) 6144 bit 的片內(nèi)存儲器；內(nèi)部模塊間采用高速、延時可預測的快速通道連接；邏輯單元間具有高速、高扇出的級聯(lián)鏈和快速進位鏈；片內(nèi)還有三態(tài)網(wǎng)絡和 6 個全局時鐘、 4 個全局清零信號以及豐富的 I/O 資源；每個 I/O 引腳可以選擇為三態(tài)控制或集電極開路輸出，可以通過編程控制每個 I/O 引腳的速度以及 I/O寄存器的使用。首先經(jīng)過多次修改程序，精簡 了各模塊不重要的輸入輸出接口，但實驗室里的設備仍不能滿足本設計的要求，通過減少接口達到設計目的的辦法沒有起到預想的效果。//結(jié)束循環(huán) count_out =count。此時的結(jié)果已經(jīng)完成了由周期求倒數(shù)并轉(zhuǎn)換為BCD 碼的操作，可以直接送入到中央控制模塊。 大學本科生畢業(yè)設計 第 24 頁 課件之家精心整理資料 歡迎你的欣賞 ● count[9： 0]為低頻計數(shù) 模塊的計數(shù)值。當 set=1 時，使 數(shù)據(jù)處理 模塊對低頻計數(shù) 模塊 產(chǎn)生的計數(shù)值求倒數(shù)并轉(zhuǎn)換為 BCD 碼。 fr_vlow=fr_v。 else q1。 else //結(jié)果輸出 q2 when fr_l=39。 //溢出標志位 fr_l=ov1 and (not ov2)and (not ov3)。 c1:counter1k port map (clk1k,enable,clr,ov1,q1)。) then //初始化 t=t and (not (t and enable ))。039。139。當被測頻率信號在第三個計數(shù)器停止計數(shù)（ ov1=1， ov2=1），此時 ， frlow〈 =ov1 AND ov2 AND（ NOT ov3），得到frvlow=1，說明被測信號頻率范圍為 ~ 之間，小數(shù)點在百位和千位之間。此時 frhigh〈 =（ NOT ov1） AND（ NOT ov2） AND（ NOT ov3），得到 frhigh=1，說明被測信號頻率范圍為 1Hz~40Hz 之間，小數(shù)點在個位和十位之間。 輸出信號有： ●busy 為低頻計數(shù)器工作標志信號。通過計數(shù)器溢出信號可以判斷被測信號 的頻率范圍，從而選擇適當?shù)挠嫈?shù)值作為輸出的 count 值，并設置相應的頻率范圍標志位。它來基準時間產(chǎn)生模塊，是對標準時 鐘 信號分頻得 到的。圖 是低頻計數(shù)模塊的模塊圖 。 c6:counter10 PORT MAP(cy5,enable,clr,cy6, digital (23 downto 20))。 c2:counter10 PORT MAP(cy1,enable,clr,cy2, digital (7 downto 4))。 輸出信號有： ● digital[31： 0]：高頻計數(shù)模塊的計數(shù)值。它來自于中央控制模塊的使 能信號 ce，主要用于對高頻計數(shù)模塊進行計數(shù)控制，只有在前十個時鐘周期（ 1s）內(nèi)，高頻計數(shù)器才計數(shù)（ enable=1）。圖 是高頻計數(shù)器模塊的模塊圖。 // 得到分頻后的時鐘信號 clk1k（ 1000Hz） clk100=t2(3)。139。event and s2=39。 end if。 // 得到分頻后的時鐘信號 1000Hz process(s1) begin if(s1‘event and s1=?1‘) then //對標準的時鐘信號分頻，有效電平為高電平 if(t2=1001) then // 計到 10 清零 t2=0000。 // 計數(shù) end if。event and clkhf=39。同時標準的時 鐘 信號還用作數(shù)據(jù)處理模塊的觸發(fā)脈沖信號，上升沿時有效。 基準時間產(chǎn)生模塊（ ClockGen） 基準時間產(chǎn)生模塊主要用來產(chǎn)生頻率測量和內(nèi)部控制邏輯所需的時鐘信號。 end if。139。139。 //計數(shù)進位 q:out std_logic_vector(3 downto 0) )。 use 。在第 14 個時鐘周期，將清零信號 clr 置 1，主要用于高頻計數(shù)模塊和低頻計數(shù)模塊的清零和復位 。 大學本科生畢業(yè)設計 第 17 頁 課件之家精心整理資料 歡迎你的欣賞 ● set 為允許數(shù)據(jù)處理模塊工作置位信號。fr_vlow）。當被測頻率為高頻段時（量程的的劃分在前面已經(jīng)介紹），輸出為 8 位整數(shù)；當被測頻率為中頻段、低頻段、 超 低頻段時，輸出為 3 位浮點小數(shù)。 ● fr_high， fr_low 和 fr_vlow 通過這三個標志位的值可以判斷被測頻率小數(shù)點的位置。 ● digitalLF[11:0] 為低頻段頻率測頻結(jié)果（此時為周期的倒數(shù)）。它來自于高頻計數(shù)模塊。圖 是中央控制模塊的模塊圖。 最后，在第 14 個時鐘周期，清零信號 clr 置 1，使所有電路清零并復位，從而完成一個測量周期，并開始下一個測量周期。在第 11 個時鐘周期的上升沿檢測被測信號的頻率范圍，如果被測信號頻率高于 40Hz， 則置內(nèi)部標志位 high 為 1，在第 13 個時鐘周期將計數(shù)值送到顯示輸出 display。 clk cy t10 en clr clk cy t10 en clr clk cy t10 en clr …… q0 q1 q7 被測信號 使能信號 清零信號 大學本科生畢業(yè)設計 第 15 頁 課件之家精心整理資料 歡迎你的欣賞 數(shù)據(jù)處理模塊 采用減法器來完成， 10000 作減數(shù) 與 低頻計數(shù)模塊 測量得到的值 N 相減，并設計一個計數(shù)器對減法次數(shù)進行計數(shù)，直到最后的余數(shù)小于 N，這樣就完成了除法運算。這個電路由 8 個十進制 BCD 碼同步計數(shù)器級聯(lián)組成，輸出就是這 8 個計數(shù)器的計數(shù)值。 frhigh 為 1 代表被測頻率大于 1Hz， 小數(shù)點在個位和十位之間（至于是否大于 40Hz，還要通過 HiCnt 的輸出判斷）； frlow 為 1 代表被測頻率在 ～ 1Hz之間 ,小數(shù)點在十位和百位之間； frvlow 為 1 代表被測頻率小于 ～ 之間 ,小數(shù)點在百位和千位之間。如果被測信號的頻率低于 1Hz(即周期大于 1s),則第一個計數(shù)器會發(fā)生溢出，并將 ov1 信號置 1。其基本結(jié)構(gòu) 由 3 個相同的 1000 進制計數(shù)器構(gòu)成。同時 10Hz 信號也 用 作內(nèi)部控制邏輯的時鐘信號。低頻計數(shù)模塊接受基準時間模塊產(chǎn)生的三個不同頻率的信號，用作低頻計數(shù)器里的時鐘信號，進行低頻計數(shù)?？刂颇K接受從基準時間模塊產(chǎn)生的內(nèi)部控制邏輯的時 中央控制器 顯示輸出 小數(shù)點 采樣指示 10Hz 低頻計數(shù) 高頻計數(shù) 基準時間產(chǎn)生 10Hz 100Hz 1000Hz count 1MHz時鐘 1s digitalHF 數(shù)據(jù)處理 digitalLF 被測信號 大學本科生畢業(yè)設計 第 13 頁 課件之家精心整理資料 歡迎你的欣賞 鐘信號，從而產(chǎn)生系統(tǒng)內(nèi)的復位信號去復位其他模塊。假定 本設計 FPGA 接受的都是經(jīng)過整形電路整形、變換后的規(guī)則的方波 信號，電壓幅值為 05V。除高頻段用直接計數(shù)的方法測量并提供 8 位整數(shù)外，其余各頻段均采用測量周期并倒數(shù)的方法測量，提供 3 位有效數(shù)字，用浮點數(shù)字顯示。設輸人信號頻率為 Fx，標準時鐘頻率為 F，在門控信號（輸人信號）下的計數(shù)值為 N，測得輸人信號的頻率為： Fx=F/N ?？梢詫σ粋€ 周期信號發(fā)生的次數(shù)進行記數(shù)。系 統(tǒng)芯片是 21 世紀微電子技術發(fā)展的重點，它從整個系統(tǒng)的角度出發(fā)，把處理機制、模型算法、芯片結(jié)構(gòu)、各層次電路直至器件的設計緊密結(jié)合起來，在單個（或少數(shù)幾個）芯片上完成整個系統(tǒng)的功能。同時對于頻率精度要求不高的場合，可以修改原程序，使之可以用較小的器件實現(xiàn)，從而降低系統(tǒng)的整體造價。很明顯，在一片 FPGA 里實現(xiàn)了數(shù)字頻率計的絕大部分功能，它的集成度遠遠超過了以往的數(shù)字頻率計。實際的硬件設計用到的器件較多，連線比較復雜，而且會產(chǎn)生比較大的延時，造成測量誤差 。 大學本科生畢業(yè)設計 第 10 頁 課件之家精心整理資料 歡迎你的欣賞 3 基于 VHDL 語言的數(shù)字頻率計設計 本設計 通過用 VHDL 語言實現(xiàn)數(shù)字頻率計， 用設計實例 具體說明如何采用層次化的設計方法來實現(xiàn)較大的數(shù)字系統(tǒng)，并強化了使用 VHDL 語言來實現(xiàn)數(shù)字系統(tǒng)設計的能力。 (5) VHDL 語言程序易于共享和復用 VHDL 語言采用基于庫 ( library) 的設計方法。 (3) VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在 : 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 (2) VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，系統(tǒng) 子功能塊 1 子功能塊 2 子功能塊 n 邏輯塊 11 邏輯塊 12 邏輯塊 1m 邏輯塊 21 邏輯塊 111 ...... ..... 大學本科生畢業(yè)設計 第 9 頁 課件之家精心整理資料 歡迎你的欣賞 也可以采用三者的混合描述方式。同時 , 它還具有多層次的電路設計描述功能。自頂向下的設計是從系統(tǒng)級開始，將整個系統(tǒng)劃分為子模塊，然后對這些子模塊再進行進一步的劃分，一直這樣做下去，直到可以直接用庫中的元件來實現(xiàn)為止，如圖 所示 。 程序包：程序包是一個可編譯的 VHDL 源設計單元，建立一個程序包的目的是將公用的子程序，數(shù)據(jù)類型、常數(shù)以及編譯過的設計接口綜合起來，以備頂層調(diào)用。結(jié)構(gòu)體分為兩部分：說明部分和描述部分。如果 大學本科生畢業(yè)設計 第 7 頁 課件之家精心整理資料 歡迎你的欣賞 把實體想象為結(jié)構(gòu)圖中的功能符號，則結(jié)構(gòu)體描述該功能塊的內(nèi)部情形。實體中可以有一個或多個輸入、輸出端口（ port）的定義，端口的作用類似于邏輯符號的引腳。 各模塊的功能描述如下： 實體：設計實體是 VHDL 中的基本單元和最重要的抽象，它可以代表整個系統(tǒng)、一塊電路板、一個芯片或一個門電路。 VHDL 和可編程邏輯器件的結(jié)合作為一種強有力的設計方式，將為設計者的產(chǎn)品上市帶來創(chuàng)紀錄的速度。與其它的 HDL 相比， VHDL 具有更強的行為描述能力，從而決定了它成為系統(tǒng)設計領域最佳的硬件描述語言。此后， VHDL在電子設計領域受到了廣泛的接受，并逐步取代了原有的非標準 HDL。它源于美國國防部提出的超高速集成電路計劃，最初的目的是為了在各個承擔國防部訂貨的集成電路廠商之間建立一個統(tǒng)一的設計數(shù)據(jù)和文檔交換格式。本次設計選用的就是 VHDL 語言，下面將主要對 VHDL 語言進行介紹。（ 3）采用系統(tǒng)早期仿真，在系統(tǒng)設計早期就可發(fā)現(xiàn)并排除存在的問題。 HDL是用于設計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。 論文的研究內(nèi)容和結(jié)構(gòu)安排 本設計 采用 EDA (Electronic Design Automation) 的方法來完成數(shù)字頻率計的設計 ， 大學本科生畢業(yè)設計 第 4 頁 課件之家精心整理資料 歡迎你的欣賞 即通過 VHDL(Very High Speed Integrated Circuit Hardware Description Language)硬件描述語言來完成的設計 ， 用 FPGA (Field Programmable Gate Array) 來實現(xiàn)。 此外 ,系統(tǒng)芯片 (SOC)的發(fā)展也要求其包含頻率測量的功能 ， 所以用 FPGA 實現(xiàn)數(shù)字頻率計也是實現(xiàn)系統(tǒng)芯