【正文】 cy signal by measuring cycle method, produced by the reference time clock module provides the count, and then through the data processing module processing, the central controller module display output. The part of the module is ultra high speed integrated circuit hardware description language (VHDL) to implement, so even though the target system hardware, but the whole process of design and modification of software design as plete as easy and efficient. Key words: EDA。其主要特征是具備了自動布局布線和電路的計算機仿真、分析和驗證功能。 選題背景及意義 頻率信號抗干擾性強 ， 易于傳輸 ， 可以獲得較高的測量精 度 ， 所以測頻方法的研究是電子測量領(lǐng)域的重要內(nèi)容。（ 3）采用系統(tǒng)早期仿真，在系統(tǒng)設(shè)計早期就可發(fā)現(xiàn)并排除存在的問題。與其它的 HDL 相比， VHDL 具有更強的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。如果 大學(xué)本科生畢業(yè)設(shè)計 第 7 頁 課件之家精心整理資料 歡迎你的欣賞 把實體想象為結(jié)構(gòu)圖中的功能符號，則結(jié)構(gòu)體描述該功能塊的內(nèi)部情形。同時 , 它還具有多層次的電路設(shè)計描述功能。 大學(xué)本科生畢業(yè)設(shè)計 第 10 頁 課件之家精心整理資料 歡迎你的欣賞 3 基于 VHDL 語言的數(shù)字頻率計設(shè)計 本設(shè)計 通過用 VHDL 語言實現(xiàn)數(shù)字頻率計， 用設(shè)計實例 具體說明如何采用層次化的設(shè)計方法來實現(xiàn)較大的數(shù)字系統(tǒng)，并強化了使用 VHDL 語言來實現(xiàn)數(shù)字系統(tǒng)設(shè)計的能力。系 統(tǒng)芯片是 21 世紀(jì)微電子技術(shù)發(fā)展的重點，它從整個系統(tǒng)的角度出發(fā)，把處理機制、模型算法、芯片結(jié)構(gòu)、各層次電路直至器件的設(shè)計緊密結(jié)合起來，在單個（或少數(shù)幾個）芯片上完成整個系統(tǒng)的功能。假定 本設(shè)計 FPGA 接受的都是經(jīng)過整形電路整形、變換后的規(guī)則的方波 信號，電壓幅值為 05V。其基本結(jié)構(gòu) 由 3 個相同的 1000 進制計數(shù)器構(gòu)成。 clk cy t10 en clr clk cy t10 en clr clk cy t10 en clr …… q0 q1 q7 被測信號 使能信號 清零信號 大學(xué)本科生畢業(yè)設(shè)計 第 15 頁 課件之家精心整理資料 歡迎你的欣賞 數(shù)據(jù)處理模塊 采用減法器來完成， 10000 作減數(shù) 與 低頻計數(shù)模塊 測量得到的值 N 相減，并設(shè)計一個計數(shù)器對減法次數(shù)進行計數(shù)，直到最后的余數(shù)小于 N，這樣就完成了除法運算。它來自于高頻計數(shù)模塊。fr_vlow）。 //計數(shù)進位 q:out std_logic_vector(3 downto 0) )。 基準(zhǔn)時間產(chǎn)生模塊（ ClockGen） 基準(zhǔn)時間產(chǎn)生模塊主要用來產(chǎn)生頻率測量和內(nèi)部控制邏輯所需的時鐘信號。 // 得到分頻后的時鐘信號 1000Hz process(s1) begin if(s1‘event and s1=?1‘) then //對標(biāo)準(zhǔn)的時鐘信號分頻，有效電平為高電平 if(t2=1001) then // 計到 10 清零 t2=0000。 // 得到分頻后的時鐘信號 clk1k（ 1000Hz） clk100=t2(3)。 c2:counter10 PORT MAP(cy1,enable,clr,cy2, digital (7 downto 4))。通過計數(shù)器溢出信號可以判斷被測信號 的頻率范圍，從而選擇適當(dāng)?shù)挠嫈?shù)值作為輸出的 count 值，并設(shè)置相應(yīng)的頻率范圍標(biāo)志位。139。 //溢出標(biāo)志位 fr_l=ov1 and (not ov2)and (not ov3)。當(dāng) set=1 時，使 數(shù)據(jù)處理 模塊對低頻計數(shù) 模塊 產(chǎn)生的計數(shù)值求倒數(shù)并轉(zhuǎn)換為 BCD 碼。首先經(jīng)過多次修改程序，精簡 了各模塊不重要的輸入輸出接口，但實驗室里的設(shè)備仍不能滿足本設(shè)計的要求，通過減少接口達到設(shè)計目的的辦法沒有起到預(yù)想的效果。 本設(shè)計的數(shù)字頻率計的特點 該頻率測量系統(tǒng)綜合采用測頻法和測周期法，使兩者的測量帶寬得到了互補而且采用了延時為納秒級的 FPGA 來實現(xiàn)，從而極大地提高了系統(tǒng)工作帶寬和系統(tǒng)測量精度。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM 即可。//結(jié)束循環(huán) count_out =count。 fr_vlow=fr_v。 c1:counter1k port map (clk1k,enable,clr,ov1,q1)。當(dāng)被測頻率信號在第三個計數(shù)器停止計數(shù)（ ov1=1， ov2=1），此時 ， frlow〈 =ov1 AND ov2 AND（ NOT ov3），得到frvlow=1，說明被測信號頻率范圍為 ~ 之間，小數(shù)點在百位和千位之間。它來基準(zhǔn)時間產(chǎn)生模塊，是對標(biāo)準(zhǔn)時 鐘 信號分頻得 到的。 輸出信號有： ● digital[31： 0]：高頻計數(shù)模塊的計數(shù)值。139。 // 計數(shù) end if。 end if。 use 。當(dāng)被測頻率為高頻段時（量程的的劃分在前面已經(jīng)介紹），輸出為 8 位整數(shù)；當(dāng)被測頻率為中頻段、低頻段、 超 低頻段時，輸出為 3 位浮點小數(shù)。圖 是中央控制模塊的模塊圖。這個電路由 8 個十進制 BCD 碼同步計數(shù)器級聯(lián)組成，輸出就是這 8 個計數(shù)器的計數(shù)值。同時 10Hz 信號也 用 作內(nèi)部控制邏輯的時鐘信號。除高頻段用直接計數(shù)的方法測量并提供 8 位整數(shù)外，其余各頻段均采用測量周期并倒數(shù)的方法測量，提供 3 位有效數(shù)字，用浮點數(shù)字顯示。同時對于頻率精度要求不高的場合，可以修改原程序，使之可以用較小的器件實現(xiàn)，從而降低系統(tǒng)的整體造價。 (5) VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計方法。自頂向下的設(shè)計是從系統(tǒng)級開始，將整個系統(tǒng)劃分為子模塊，然后對這些子模塊再進行進一步的劃分，一直這樣做下去，直到可以直接用庫中的元件來實現(xiàn)為止，如圖 所示 。實體中可以有一個或多個輸入、輸出端口（ port）的定義，端口的作用類似于邏輯符號的引腳。此后， VHDL在電子設(shè)計領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn) HDL。 HDL是用于設(shè)計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。 隨著微電子技術(shù)的飛速進步，電子學(xué)進入了一個嶄新的時代。它利用計算機的圖形編輯、分析和存儲等能力，協(xié)助工程師設(shè)計電子系統(tǒng)的電路圖、印制電路板和集成電路板圖；采用二維圖形編輯與分析，主要解決電子線路設(shè)計后期的大量重復(fù)性工作，可以減少設(shè)計人員的繁瑣重復(fù)勞動，但自動化程度低，需要人工干預(yù)整個設(shè)計過程。各部分模塊 都采用超高速集成電路硬件描述語言（ VHDL）來實現(xiàn) ，所以盡管目標(biāo)系統(tǒng)是硬件 ， 但整個設(shè)計和修改過程如同完成軟件設(shè)計一樣方便和高效。VHDL。其作用已不僅僅是輔助設(shè)計，而且可 大學(xué)本科生畢業(yè)設(shè)計 第 2 頁 課件之家精心整理資料 歡迎你的欣賞 以代替人進行某種思維。數(shù)字頻率計是計算機、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。（ 4）語言設(shè)計可與工藝技術(shù)無關(guān)。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。結(jié)構(gòu)體中包含著并行語句和順序語句。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn) , 這是其他硬件描述語言所不能比擬的。該頻率計的設(shè)計要求是：頻率測量范圍為 ～ 16MHz；輸入信號為符合 TTL和 CMOS 電平要求的脈沖信號。由于 SOC 設(shè)計能夠綜合并全盤考慮整個系統(tǒng)的各種情況，因此可以在同樣的工藝技術(shù)條件下實現(xiàn)更高性能的系統(tǒng)指標(biāo)。 根據(jù)頻率計的測頻原理，可以把數(shù)字頻率計劃分為三個模塊：控制模塊、基準(zhǔn)時間產(chǎn)生模塊和計數(shù)模塊，考慮到不同頻段采用不同的測量方法， 本設(shè)計 又把計數(shù)模塊分為高頻計數(shù)和低頻計數(shù)兩個模塊，然后加上進行求周期倒數(shù)及轉(zhuǎn)換為 BCD 碼的數(shù)據(jù)處理模塊，這樣整個數(shù)字頻率計系統(tǒng)根據(jù)各自功能和控制關(guān)系 共 分為五個模塊：高頻計數(shù)模塊、低頻計數(shù)模塊、基準(zhǔn)時間產(chǎn)生模塊 、數(shù)據(jù)處理模塊 和中央控制模塊 ， 實現(xiàn)這個頻率計的結(jié)構(gòu)原理框圖如圖 所示。這三個計數(shù)器分別接1000Hz,100Hz 和 10Hz 的時鐘信號 。 具體措施為： 數(shù)據(jù)處理單元從低頻計數(shù)模塊獲得計數(shù)值，此時的計數(shù)值的數(shù)據(jù)類型為 stdlogic， vhdl 語言的程序包中提供了一些轉(zhuǎn)換函數(shù)，在具體編程實現(xiàn)時，可以先把該計數(shù)值變成整型，用 10000 作被除數(shù)，得到的商 可 根據(jù)顯示要求的有效值位數(shù)，再轉(zhuǎn)換成 stdlogic 的數(shù)據(jù)類型。在第 11 個時鐘周期上升沿來時，通過判斷該值與 40Hz 的大小，給內(nèi)部標(biāo)志位high 置 1 或 0。 ● ce 為計數(shù)使能信號。 //四位計數(shù)結(jié)果輸出 end counter10。圖 是基準(zhǔn)時間產(chǎn)生模塊的模塊圖。 else t2=t2+39。 // 得到分頻后的時鐘信號 clk100（ 100Hz） clk10=t3(3)。 c3:counter10 PORT MAP(cy2,enable,clr,cy3, digital (11 downto 8))。 ● clr 為低頻計數(shù)模塊的清零信號。) then //系統(tǒng)清零 t=39。 fr_v=ov1 and ov2 and (not ov3)。 ● clk 為 數(shù)據(jù)處理 模塊的時鐘脈沖信號，是標(biāo)準(zhǔn)的時 鐘 信號。在老師的建議下，我在仿真時設(shè)定的輸入信號的值用的是寬頻范圍的，而實際下載時所輸入的被測信號的頻率適當(dāng)減小，并相應(yīng)的修改程序，這樣就 可以 下載到 EDA 實驗箱上提供的 FPGA 芯片中。利用本設(shè)計構(gòu)成的頻率計還 具有許多優(yōu)良的特性，輸入 信號除了被測信號以外，只需要一個標(biāo)準(zhǔn)時 鐘 信號，數(shù)字頻率計各模塊都采用硬件描述語言（ VHDL）來實現(xiàn)，這樣整個頻率計的全部邏輯都集成在一個芯片里，使整個設(shè)計過程變得十分透明、快捷和方便 , 特別是對于各層次電路系統(tǒng)的工作時序的了解和把握顯得尤為準(zhǔn)確 , 而且具有靈活的現(xiàn)場可更改性。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。//每完成 1 次減法計數(shù) 1 次 end loop loopl。 //小數(shù)點的位置 fr_low=fr_l。 end process。 ● frvlow 為被測信號頻率范圍標(biāo)志位（ 超 低頻段）。 ● clk1k， clk100， clk10 分別為低頻計數(shù)模塊 中 3 個計數(shù)器的時鐘信號（ 1000Hz，100Hz， 10Hz）。若模塊不是處于復(fù)位期間，則在由 enable 控制的時間內(nèi)，對被測信號進行計數(shù)。 else t3=t3+39。 else t1=t1+?1‘。 cy〈 =?1‘； end if。 library ieee。它通過外接數(shù)碼管顯示出來。 中央控制 模塊（ Center） 中央控制模塊是整個數(shù)字頻率計系統(tǒng)的控制部分，它控制著其他四個模塊的工作。本模塊頻率測量采用測頻法，由中央控制模塊提供的長為 1s 的時 鐘 信號作為輸入被測脈沖信號計數(shù)的使能信號，在此使能信號的控制下對輸入信號的頻率進行測量。這三個信號用作測量低頻信號周期的時 鐘 信號，以實現(xiàn)不同量程的需要。 為了保證測量精度，把整個量程分為 4 段： 40Hz～ 16MHz 為高頻段， 1Hz～ 40Hz 為中頻段， ～ 1Hz 為低頻段， ～ 為超低頻段。由于數(shù)字頻率計最初的實現(xiàn)形式是用硬件描述語言寫成的程序，所以在外在的條件（如基準(zhǔn)頻率的提高，基準(zhǔn)頻率精度的提高）的允許下，只需對原程序作很小的改動，可以使數(shù)字頻率計的精度提高幾個數(shù)量級。當(dāng)硬件電路的設(shè)計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。 VHDL 語言設(shè)計方法 層次化的設(shè)計方法是軟件工程中的重要方法， VHDL 將其引入到硬件描述中，這就是自頂向下的設(shè)計（ TopDown）。在 VHDL 層次化設(shè)計中引用低層次的設(shè)計實體，就好象結(jié)構(gòu)圖中調(diào)用基本符號并把它們連接起來。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本（ IEEE std 10761987 標(biāo)準(zhǔn)）之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境。 大學(xué)本科生畢業(yè)設(shè)計 第 5 頁 課件之家精心整理資料