【正文】 統(tǒng)等許多領(lǐng)域。推動(dòng)該潮流迅猛發(fā)展的引擎就是日趨進(jìn)步和完善的設(shè)計(jì)技術(shù)。上述設(shè)計(jì)過(guò)程除了系統(tǒng)行為和功能描述以外，其余所有的設(shè)計(jì)過(guò)程幾乎都可以用計(jì)算機(jī)來(lái)自動(dòng)地完成，也就是說(shuō)做到了電子設(shè)計(jì)自動(dòng)化（ EDA）。 EDA 的發(fā)展歷史 EDA 技術(shù) 的發(fā)展始于 70 年代，至今經(jīng)歷了三個(gè)階段。它利用計(jì)算機(jī)的圖形編輯、分析和存儲(chǔ)等能力，協(xié)助工程師設(shè)計(jì)電子系統(tǒng)的電路圖、印制電路板和集成電路板圖；采用二維圖形編輯與分析，主要解決電子線路設(shè)計(jì)后期的大量重復(fù)性工作，可以減少設(shè)計(jì)人員的繁瑣重復(fù)勞動(dòng)，但自動(dòng)化程度低，需要人工干預(yù)整個(gè)設(shè)計(jì)過(guò)程。 80 年代初期， EDA 技術(shù)開(kāi)始技術(shù)設(shè)計(jì)過(guò)程的分析，推出了以仿真（邏輯模擬、定時(shí)分析和故障仿真）和自動(dòng)布局與布線為核心的 EDA 產(chǎn)品，這一階段的 EDA 己把三維圖形技術(shù)、窗口技術(shù)、計(jì)算機(jī)操作系統(tǒng)、網(wǎng)絡(luò)數(shù)據(jù)交換、數(shù)據(jù)庫(kù)與進(jìn)程管理等一系列計(jì)算機(jī)學(xué)科的最新成果引入電子設(shè)計(jì)，形成了CAE（計(jì)算機(jī)輔助工程）。其主要特征是具備了自動(dòng)布局布線和電路的計(jì)算機(jī)仿真、分析和驗(yàn)證功能。 CAE 這種以原理圖為基礎(chǔ)的 EDA 系統(tǒng)，雖然直觀，且易于理解，但對(duì)復(fù)雜的電子設(shè)計(jì)很難達(dá)到要 求，也不宜于設(shè)計(jì)的優(yōu)化。過(guò)去傳統(tǒng)的電子系統(tǒng)電子產(chǎn)品的設(shè)計(jì)方法是采用自底而上（ BottomUp）的程式，設(shè)計(jì)者先對(duì)系統(tǒng)結(jié)構(gòu)分塊，直接進(jìn)行電路級(jí)的設(shè)計(jì)。 EDA 技術(shù)高級(jí)階段采用一種新的設(shè) 計(jì)概念：自頂而下（ TopDown）的設(shè)計(jì)程式和并行工程（ Concurrent engineering）的設(shè)計(jì)方法，設(shè)計(jì)者的精力主要集中在所要電子產(chǎn)品的準(zhǔn)確定義上， EDA 系統(tǒng)去完成電子產(chǎn)品的系統(tǒng)級(jí)至物理級(jí)的設(shè)計(jì)。圖 給出了上述三個(gè)階段的示意圖。即使是普通的電子產(chǎn)品的開(kāi)發(fā)， EDA 技術(shù)常常使一些原來(lái)的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開(kāi)發(fā)周期大為縮短、性能價(jià)格比大幅提高。 隨著微電子技術(shù)的飛速進(jìn)步，電子學(xué)進(jìn)入了一個(gè)嶄新的時(shí)代。各行業(yè)對(duì)自己專用集成電路（ ASIC）的設(shè)計(jì)要求日趨迫切，現(xiàn)場(chǎng)可編程器件的廣泛應(yīng)用，為各行業(yè)的電子系統(tǒng)設(shè)計(jì)工程師自行開(kāi)發(fā)本行業(yè)專用的 ASIC 提供了技術(shù)和物質(zhì)條件。 選題背景及意義 頻率信號(hào)抗干擾性強(qiáng) ， 易于傳輸 ， 可以獲得較高的測(cè)量精 度 ， 所以測(cè)頻方法的研究是電子測(cè)量領(lǐng)域的重要內(nèi)容。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，傳統(tǒng)的數(shù)字頻率計(jì)一般由分離元件搭接而成 ， 實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，其測(cè)量范圍、測(cè)量精度和測(cè)量速度都受到很大的限制。 此外 ,系統(tǒng)芯片 (SOC)的發(fā)展也要求其包含頻率測(cè)量的功能 ， 所以用 FPGA 實(shí)現(xiàn)數(shù)字頻率計(jì)也是實(shí)現(xiàn)系統(tǒng)芯片的前提條件。 本設(shè)計(jì)通過(guò)用 VHDL 語(yǔ)言實(shí)現(xiàn)數(shù)字頻率計(jì)， 用設(shè)計(jì)實(shí)例 說(shuō)明如何采用層次化的設(shè)計(jì)方法來(lái)實(shí)現(xiàn)較大的數(shù)字系統(tǒng)，并強(qiáng)化了使用 VHDL 語(yǔ)言 來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)的能力 。 論文的研究?jī)?nèi)容和結(jié)構(gòu)安排 本設(shè)計(jì) 采用 EDA (Electronic Design Automation) 的方法來(lái)完成數(shù)字頻率計(jì)的設(shè)計(jì) ， 大學(xué)本科生畢業(yè)設(shè)計(jì) 第 4 頁(yè) 課件之家精心整理資料 歡迎你的欣賞 即通過(guò) VHDL(Very High Speed Integrated Circuit Hardware Description Language)硬件描述語(yǔ)言來(lái)完成的設(shè)計(jì) ， 用 FPGA (Field Programmable Gate Array) 來(lái)實(shí)現(xiàn)。 本設(shè)計(jì) 共分為三章，論文結(jié)構(gòu)安排及各章的內(nèi)容安排如下： 第二章 介紹了 VHDL 語(yǔ)言的結(jié)構(gòu)模型和設(shè)計(jì)方法以 及 VHDL 語(yǔ)言的優(yōu)點(diǎn)； 第三章首先介紹了數(shù)字頻率計(jì)測(cè)頻的基本原理，接著完成了數(shù)字頻率計(jì)的系統(tǒng)設(shè)計(jì)， 把數(shù)字頻率計(jì)按功能劃分為 5 個(gè)模塊， 并用 VHDL 語(yǔ) 言完成了數(shù)字頻率計(jì)各模塊的設(shè)計(jì)，并著重 說(shuō)明了各模塊輸入輸出信號(hào)的 功用，簡(jiǎn)述了 本設(shè)計(jì) 數(shù)字頻率計(jì)的優(yōu)點(diǎn)，最后給出了各模塊 的 仿真波形圖 。 HDL是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。硬件描述語(yǔ)言具有以下幾個(gè)優(yōu)點(diǎn)：（ 1）設(shè)計(jì)技術(shù)齊全，方法靈活，支持廣泛。（ 3）采用系統(tǒng)早期仿真，在系統(tǒng)設(shè)計(jì)早期就可發(fā)現(xiàn)并排除存在的問(wèn)題。（ 5）語(yǔ)言標(biāo)準(zhǔn)，規(guī)范，易與共享和復(fù)用。本次設(shè)計(jì)選用的就是 VHDL 語(yǔ)言，下面將主要對(duì) VHDL 語(yǔ)言進(jìn)行介紹。它是在 7080 年代中由美國(guó)國(guó)防部資助的 VHSIC（超高速集成電路）項(xiàng)目開(kāi)發(fā)的產(chǎn)品，誕生于 1982 年。它源于美國(guó)國(guó)防部提出的超高速集成電路計(jì)劃，最初的目的是為了在各個(gè)承擔(dān)國(guó)防部訂貨的集成電路廠商之間建立一個(gè)統(tǒng)一的設(shè)計(jì)數(shù)據(jù)和文檔交換格式。 1987 年底， VHDL 被 IEEE（ The Institute of Electrical and Electronics Engineers）確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。此后， VHDL在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn) HDL。 1996 年 IEEE 1076． 3 成為 VHDL綜合標(biāo)準(zhǔn)。與其它的 HDL 相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。就目前流行的 EDA 工具和 VHDL 綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDL 程序綜 合成為具體的 FPGA和 CPLD 等目標(biāo)器件的網(wǎng)表文件己不成問(wèn)題。 VHDL 和可編程邏輯器件的結(jié)合作為一種強(qiáng)有力的設(shè)計(jì)方式，將為設(shè)計(jì)者的產(chǎn)品上市帶來(lái)創(chuàng)紀(jì)錄的速度。 VHDL 有非常豐富的數(shù)據(jù)類型，它的結(jié)構(gòu)模型是層次化的，利用這些豐富的數(shù)據(jù)類型和層次化的結(jié)構(gòu)模型，對(duì)復(fù)雜的數(shù)字系統(tǒng)進(jìn)行邏輯設(shè)計(jì)并用計(jì)算機(jī)仿真，逐步完善后進(jìn)行自動(dòng)綜合生成符合要求的、在電路結(jié)構(gòu)上可實(shí)現(xiàn)的數(shù)字邏輯，再下載到可編程邏輯器件中，完成設(shè)計(jì)任務(wù) [4]。 各模塊的功能描述如下： 實(shí)體：設(shè)計(jì)實(shí)體是 VHDL 中的基本單元和最重要的抽象，它可以代表整個(gè)系統(tǒng)、一塊電路板、一個(gè)芯片或一個(gè)門(mén)電路。實(shí)體說(shuō)明定義了器件的端口特性和端口模式，設(shè)立了實(shí)體與外部進(jìn)行通信的環(huán)境。實(shí)體中可以有一個(gè)或多個(gè)輸入、輸出端口（ port）的定義，端口的作用類似于邏輯符號(hào)的引腳。 結(jié)構(gòu)體：結(jié)構(gòu)體是 VHDL 設(shè)計(jì)中最重要的部分，可以單獨(dú)編譯并放入庫(kù)中。如果 大學(xué)本科生畢業(yè)設(shè)計(jì) 第 7 頁(yè) 課件之家精心整理資料 歡迎你的欣賞 把實(shí)體想象為結(jié)構(gòu)圖中的功能符號(hào)，則結(jié)構(gòu)體描述該功能塊的內(nèi)部情形。請(qǐng)注意，允許一個(gè)實(shí)體有多個(gè)結(jié)構(gòu)體。結(jié)構(gòu)體分為兩部分：說(shuō)明部分和描述部分。配置指定用于把例化元件和相應(yīng)的實(shí)體－結(jié)構(gòu)體 ―綁定 ‖起來(lái)，配置說(shuō)明為大型設(shè)計(jì)提供配置管理的手段。 程序包：程序包是一個(gè)可編譯的 VHDL 源設(shè)計(jì)單元，建立一個(gè)程序包的目的是將公用的子程序，數(shù)據(jù)類型、常數(shù)以及編譯過(guò)的設(shè)計(jì)接口綜合起來(lái)，以備頂層調(diào)用。 庫(kù)：庫(kù)用來(lái)存放編譯結(jié)果，包括實(shí)體、結(jié)構(gòu)體、配置、程序包，以便模擬時(shí)使用或被其它設(shè)計(jì)調(diào)用，達(dá)到資源共享的目的。自頂向下的設(shè)計(jì)是從系統(tǒng)級(jí)開(kāi)始，將整個(gè)系統(tǒng)劃分為子模塊，然后對(duì)這些子模塊再進(jìn)行進(jìn)一步的劃分，一直這樣做下去，直到可以直接用庫(kù)中的元件來(lái)實(shí)現(xiàn)為止，如圖 所示 。 利用 VHDL 語(yǔ)言開(kāi)發(fā)的優(yōu)點(diǎn) VHDL 語(yǔ)言能夠成為標(biāo) 準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。同時(shí) , 它還具有多層次的電路設(shè)計(jì)描述功能。 VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式 , 也 支持自底向上的設(shè)計(jì)方法 。 (2) VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力 VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路 , 也可以描述門(mén)級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，系統(tǒng) 子功能塊 1 子功能塊 2 子功能塊 n 邏輯塊 11 邏輯塊 12 邏輯塊 1m 邏輯塊 21 邏輯塊 111 ...... ..... 大學(xué)本科生畢業(yè)設(shè)計(jì) 第 9 頁(yè) 課件之家精心整理資料 歡迎你的欣賞 也可以采用三者的混合描述方式。 VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 (3) VHDL 語(yǔ)言具有很強(qiáng)的移植能力 VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在 : 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述 , 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化 , 而不需要考慮其他 的問(wèn)題。 (5) VHDL 語(yǔ)言程序易于共享和復(fù)用 VHDL 語(yǔ)言采用基于庫(kù) ( library) 的設(shè)計(jì)方法。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 , 將這些模塊存放在庫(kù)中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 大學(xué)本科生畢業(yè)設(shè)計(jì) 第 10 頁(yè) 課件之家精心整理資料 歡迎你的欣賞 3 基于 VHDL 語(yǔ)言的數(shù)字頻率計(jì)設(shè)計(jì) 本設(shè)計(jì) 通過(guò)用 VHDL 語(yǔ)言實(shí)現(xiàn)數(shù)字頻率計(jì)， 用設(shè)計(jì)實(shí)例 具體說(shuō)明如何采用層次化的設(shè)計(jì)方法來(lái)實(shí)現(xiàn)較大的數(shù)字系統(tǒng)，并強(qiáng)化了使用 VHDL 語(yǔ)言來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)的能力。整個(gè)設(shè)計(jì)在 ALTERA 公司的 FPGA 上實(shí)現(xiàn)。實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差 。因此用 FPGA 來(lái)實(shí)現(xiàn)數(shù)字頻率計(jì)與以往的數(shù)字頻率計(jì)相比，有如下優(yōu)點(diǎn)： （ 1）集成度高。很明顯，在一片 FPGA 里實(shí)現(xiàn)了數(shù)字頻率計(jì)的絕大部分功能，它的集成度遠(yuǎn)遠(yuǎn)超過(guò)了以往的數(shù)字頻率計(jì)。 （ 2）易于升級(jí)、換代 ，靈活適用于各種場(chǎng)合。同時(shí)對(duì)于頻率精度要求不高的場(chǎng)合，可以修改原程序，使之可以用較小的器件實(shí)現(xiàn)，從而降低系統(tǒng)的整體造價(jià)。這是以往的數(shù)字頻率計(jì) (由分離元件搭接而成的 )所無(wú)法實(shí)現(xiàn)的。系 統(tǒng)芯片是 21 世紀(jì)微電子技術(shù)發(fā)展的重點(diǎn)，它從整個(gè)系統(tǒng)的角度出發(fā)，把處理機(jī)制、模型算法、芯片結(jié)構(gòu)、各層次電路直至器件的設(shè)計(jì)緊密結(jié)合起來(lái)，在單個(gè)（或少數(shù)幾個(gè)）芯片上完成整個(gè)系統(tǒng)的功能。若一個(gè)包含頻率測(cè)量的系統(tǒng)要想實(shí)現(xiàn) SOC，則首先要保證頻率測(cè)量系統(tǒng)要可以集成化，所以用 FPGA 實(shí)現(xiàn)數(shù)字頻率計(jì)是實(shí)現(xiàn)系統(tǒng)芯片的前提條件。可以對(duì)一個(gè) 周期信號(hào)發(fā)生的次數(shù)進(jìn)行記數(shù)。設(shè)輸人信號(hào)頻率為 Fx， 門(mén)控信號(hào)有效電平時(shí)間為 T，在此有效電平時(shí)間內(nèi)的計(jì)數(shù)值為 N，則輸人信號(hào)的頻率為： Fx=N/ T 。設(shè)輸人信號(hào)頻率為 Fx，標(biāo)準(zhǔn)時(shí)鐘頻率為 F，在門(mén)控信號(hào)（輸人信號(hào)）下的計(jì)數(shù)值為 N，測(cè)得輸人信號(hào)的頻率為： Fx=F/N 。所以本 設(shè)計(jì)采取的方法是高頻測(cè)頻率 ， 低頻測(cè)周期。除高頻段用直接計(jì)數(shù)的方法測(cè)量并提供 8 位整數(shù)外，其余各頻段均采用測(cè)量周期并倒數(shù)的方法測(cè)量，提供 3 位有效數(shù)字，用浮點(diǎn)數(shù)字顯示。 本設(shè)計(jì) 考慮的處理方法是對(duì)輸入信號(hào)經(jīng)預(yù)處理及整形電路后整形為方波信號(hào)，預(yù)處理電路用來(lái)完成信號(hào)衰減或放大和濾波 。假定 本設(shè)計(jì) FPGA 接受的都是經(jīng)過(guò)整形電路整形、變換后的規(guī)則的方波 信號(hào)，電壓幅值為 05V。 圖 結(jié)構(gòu)原理框圖 基準(zhǔn)時(shí)間產(chǎn)生模塊為低頻計(jì)數(shù)模塊提供計(jì)數(shù)的時(shí)鐘信號(hào)，并產(chǎn)生中央控制模塊內(nèi)部邏輯的時(shí)鐘信號(hào)?？刂颇K接受從基準(zhǔn)時(shí)間模塊產(chǎn)生的內(nèi)部控制邏輯的時(shí) 中央控制器 顯示輸出 小數(shù)點(diǎn) 采樣指示 10Hz 低頻計(jì)數(shù) 高頻計(jì)數(shù) 基準(zhǔn)時(shí)間產(chǎn)生 10Hz 100Hz 1000Hz count 1MHz時(shí)鐘 1s digitalHF 數(shù)據(jù)處理 digitalLF 被測(cè)信號(hào) 大學(xué)本科生畢業(yè)設(shè)計(jì) 第 13 頁(yè) 課件之家精心整理資料 歡迎你的欣賞 鐘信號(hào)，從而產(chǎn)生系統(tǒng)內(nèi)的復(fù)位信號(hào)去復(fù)位其他模塊。高頻計(jì)數(shù)模塊和低頻計(jì)數(shù)模塊是整個(gè)測(cè)頻系統(tǒng)核心，它們接受中央控制單元產(chǎn)生的復(fù)位信號(hào)，清 除上一次計(jì)數(shù)結(jié)果，以便進(jìn)行下一次計(jì)數(shù)。低頻計(jì)數(shù)模塊接受基準(zhǔn)時(shí)間模塊產(chǎn)生的三個(gè)不同頻率的信號(hào)，用作低頻計(jì)數(shù)器里的時(shí)鐘信號(hào)，進(jìn)行低頻計(jì)數(shù)。 本設(shè)計(jì) 中將數(shù)字頻率計(jì)系統(tǒng)分為 5 個(gè)功能模塊，全部使用 VHDL 進(jìn)行設(shè)計(jì)，各模塊功能描述如下 ： （ 1）基準(zhǔn)時(shí)間產(chǎn)生 (ClockGen)模塊 基準(zhǔn)時(shí)間產(chǎn)生 ClockGen(Clock Geater) 模塊利用輸入 1MHz標(biāo)準(zhǔn) 時(shí)基信號(hào)分頻得到 1000Hz 信號(hào) clk1k, 100Hz 信號(hào) clk100 和 10Hz 信號(hào) clk10。同時(shí) 10Hz 信號(hào)也 用 作內(nèi)部控制邏輯的時(shí)鐘信號(hào)。具體實(shí)現(xiàn)模塊如圖 所示。其基本結(jié)構(gòu) 由 3 個(gè)相同的 1000 進(jìn)制計(jì)數(shù)器構(gòu)成。在每一個(gè)測(cè)量周期里，第一次出現(xiàn)的被測(cè)信號(hào)使這三個(gè)計(jì)數(shù)器同時(shí)開(kāi)始計(jì)數(shù)，下一個(gè)被測(cè)脈沖 信號(hào) 使計(jì)數(shù)停止。如果被測(cè)信號(hào)的頻率低于 1Hz(即周期大于 1s),則第一個(gè)計(jì)數(shù)器會(huì)發(fā)生溢出，并將 ov1 信號(hào)置 1。利用計(jì)數(shù)器的溢出信號(hào)可以判 斷 當(dāng)前被測(cè)頻率在哪個(gè)范圍之內(nèi)，從而選擇適當(dāng)?shù)挠?jì)數(shù)值作為輸出 count 的值，并設(shè)置相應(yīng)的標(biāo)志位。 frhigh 為 1 代表被測(cè)頻率大于 1Hz， 小數(shù)點(diǎn)在個(gè)位和十位之間（至于是否大于 40Hz，還要通過(guò) HiCnt 的輸出判斷）； frlow 為 1 代表被測(cè)