【正文】 .................................................................................................... 16 致 謝 ........................................................................................................................... 17 參考文獻(xiàn) ....................................................................................................................... 18 緒論 1 第一章 緒論 背景 數(shù)字頻率計是一種基礎(chǔ)測量儀器，到目前為止已有 30 多年的歷史，早起設(shè)計師們追求 的目標(biāo)主要是擴(kuò)展測量范圍，再加上提高測量的精度、穩(wěn)定度等，這些也是人們衡量數(shù)字頻率計的技術(shù)水平，決定數(shù)字頻率計價格高低的主要依據(jù)。并在 EDA(電子設(shè)計自動化 )工具的幫助下，用大規(guī)?？删幊踢壿嬈骷?(FPGA/CPLD)實(shí)現(xiàn)數(shù)字頻率計的設(shè)計原理及相關(guān)程序。摘 要 I 摘 要 數(shù)字頻率計是電子測量與儀表技術(shù) 最基礎(chǔ)的電子儀表之一， 也 是計算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器 。 本文 主要 介紹一種以 FPGA(Field Programmable Gate Array)為核心，基于硬件描述語言 VHDL 的數(shù)字頻率計設(shè)計與實(shí)現(xiàn)。特點(diǎn)是：無論底層還是頂層文件均用 VHDL 語言編寫，避免了用電路圖形式設(shè)計時所引起的毛刺現(xiàn)象；改變了以往數(shù)字電路小規(guī)模 多器件組合的設(shè)計方法，整個頻率計設(shè)計在一塊 FPGA/CPLD 芯片上，與用其他方法做成的頻率計相比，體積更小，性能更可靠。目前這些基本技術(shù)日 益完善，成熟。 當(dāng)今數(shù)字頻率計不僅是作為電壓表、計算機(jī)、天線電廣播通訊設(shè)備、工藝工程自動化裝置。集成數(shù)字頻率計由于所用元件投資體積小 、功耗低，且可靠性高，功能強(qiáng)，易于設(shè)計和研發(fā)，使得它具有技術(shù)上的實(shí)用性和應(yīng)用的廣泛性。所以我們必須很重視當(dāng)前的情況。 研究目的和意義 數(shù)字頻率計是計算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。而頻率計的發(fā)在雖是一個極小部分但也可以反映出我國民族產(chǎn)業(yè)發(fā)展的現(xiàn)狀。 本論文主要講述了使用 FPGA 實(shí)現(xiàn)的數(shù)字頻率計，它采用 VHDL 語言編程，用 MaxplusII 集成開發(fā)環(huán)境進(jìn)行波形仿真，編譯，并下載到 FPGA 中。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 2 第 二 章 系統(tǒng)方案的設(shè)計 在許多情況下，要對信號的頻率進(jìn)行測量，利用示波器可以粗略測量被測信號的頻率，精確測量則要用到數(shù)字頻率計。 設(shè)計 內(nèi)容 數(shù)字頻率計的基本 原理 數(shù)字頻率計的主要功能是測量周期信號的頻率。如果我們能在給定的 1S 時間內(nèi)對信號波形計數(shù)，并將計數(shù)結(jié)果顯示出來，就能讀取被測信號的頻率。這就是數(shù)字頻率計的基本原理 。計數(shù)脈沖下降沿有效。 實(shí)現(xiàn) 100 進(jìn)制計數(shù)。 系統(tǒng)方案的設(shè)計 3 圖 4 數(shù)字頻率計電路圖 電路中采用雙 JK 觸發(fā)器 74HC109 中的一個觸發(fā)器組成 觸發(fā)器，它將分頻輸出脈沖整形為脈寬為 1S 、周期為 2S 的方波。從觸發(fā)器 端輸出的信號作為數(shù)據(jù)寄存器的鎖存信號。為了防止輸入信號太強(qiáng)損壞集成運(yùn)放，可以在運(yùn)放的輸入端并接兩個保護(hù)二極管。由于計數(shù)器受控制門控制，每次計數(shù)只在 JK 觸發(fā)器 Q 端為高電平時進(jìn)行。計數(shù)結(jié)果被鎖存以后，即可對計數(shù)器清零。由此保證清零是在數(shù)據(jù)被有效鎖存一段時間（ 10mS ）以后再進(jìn)行。 （ 2）輸入電壓幅度 300mV 。 （ 4）顯示位數(shù)： 4 位。 從數(shù)字頻率計的基本原理出發(fā)，根據(jù)設(shè)計要求，得到如圖 所示的電路框圖。市電被降壓、整流、穩(wěn)壓后為整個系統(tǒng)提供直流電源。 全波整流與波形整形電路 本頻率計采用市電頻率作為標(biāo)準(zhǔn)頻率，以獲得穩(wěn)定的基準(zhǔn)時間。用它作普通頻率計的基準(zhǔn)信號完全能滿足系統(tǒng)的要求。波形整形電路對 100Hz 信號進(jìn)行整形，使之成為如圖 2 所示 100Hz 的矩形波。 分頻器 分頻器的作用是為了獲得 1S 的標(biāo)準(zhǔn)時間。然后再進(jìn)行二分頻得到如圖 （ b ）所示占空比為 50 ％脈沖寬度為 1S 的方波信號，由此獲得測量頻率的基準(zhǔn)時間。 分頻器可以采用第 5 章介紹過的方法，由計數(shù)器通過計數(shù)獲得。 信號放大、波形整形電路 為了 能測量不同電平值與波形的周期信號的頻率，必須對被測信號進(jìn)行放大與整形處 理， 系統(tǒng)硬件電路的設(shè)計 7 圖 3 分頻器的輸出波形 使之成為能被計數(shù)器有效識別的脈沖信號。信號放大可以采用一般的運(yùn)算放大電路，波形整形可以采用施密特觸發(fā)器 。它的一 個輸入端接標(biāo)準(zhǔn)秒信號，一個輸入端接被測脈沖。當(dāng)采用與門時，秒信號為正時進(jìn)行計數(shù)，當(dāng)采用或門時，秒信號為負(fù)時進(jìn)行計數(shù)。根據(jù)設(shè)計要求，最高測量頻率為 9999Hz ，應(yīng)采用 4 位十進(jìn)制計數(shù)器。 鎖存器 在確定的時間（ 1S ）內(nèi)計數(shù)器的計數(shù)結(jié)果（被測信號頻率）必須經(jīng)鎖定后才能獲得穩(wěn)定的顯示值。鎖存器可以采用一 般的 8 位并行輸入寄存器，為使數(shù)據(jù)穩(wěn)定，最好采用邊沿觸發(fā)方式的器件。 選用顯示譯碼器時其輸出方式必須與數(shù)碼管匹配。 總體框圖如圖 1 所示 （ 1） 模塊 FEN 見圖 ，通過對 4MHz 時鐘進(jìn)行分頻以獲得 Hz 時鐘，為核心模塊 CORNA 提供 1 ｓ 的閘門時間。 use 。 q:out std_logic)。 architecture fen_arc of fen is begin process(clk) variable t: integer range 0 to 3999999。 variable x:std_logic。event and clk=39。then if t3999999 then t:=t+1。 x:=not x。 end if。 end process。 （ 2） 模塊 SEL 見圖 ，該模塊產(chǎn)生數(shù)碼管的片選信號。 use 。 entity sel is port(clk:in std_logic。 end sel。 begin if clk39。139。 end if。 end process。 （ 3） 核心模塊 CORNA 見