【正文】 0Hz 全波整流輸出信號的分頻采用 7 位二進制計數(shù)器 74HC4024 組成 100 進 制計數(shù)器來實現(xiàn)。頻率是單位時間（ 1S ）內(nèi)信號發(fā)生周期變化的次數(shù)。 正是因為數(shù)字頻率計的應(yīng)用是如此的廣泛，才使得它的作用是如此的重要，所以更應(yīng)該去關(guān)注和研究。隨著人們文化生活水平的提高，加上現(xiàn)在中國國力的上升，人民在不斷的追求高質(zhì)量生活的同時大都在密切的關(guān)注著我們的民族產(chǎn)業(yè)的發(fā)展前景。 而從民族產(chǎn)業(yè)上來說，我們在這種產(chǎn)業(yè)中還落后于西方發(fā)達國家，這將會關(guān)系到民族產(chǎn)業(yè)的興衰。應(yīng)用現(xiàn)代技術(shù)可以輕松的將數(shù)字頻率計的測頻上限擴展到微波頻段。并在 EDA(電子設(shè)計自動化 )工具的幫助下，用大規(guī)?？删幊踢壿嬈骷?(FPGA/CPLD)實現(xiàn)數(shù)字頻率計的設(shè)計原理及相關(guān)程序。 本文 主要 介紹一種以 FPGA(Field Programmable Gate Array)為核心，基于硬件描述語言 VHDL 的數(shù)字頻率計設(shè)計與實現(xiàn)。目前這些基本技術(shù)日 益完善，成熟。集成數(shù)字頻率計由于所用元件投資體積小 、功耗低，且可靠性高，功能強，易于設(shè)計和研發(fā)，使得它具有技術(shù)上的實用性和應(yīng)用的廣泛性。 研究目的和意義 數(shù)字頻率計是計算機、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。 本論文主要講述了使用 FPGA 實現(xiàn)的數(shù)字頻率計，它采用 VHDL 語言編程，用 MaxplusII 集成開發(fā)環(huán)境進行波形仿真，編譯，并下載到 FPGA 中。 設(shè)計 內(nèi)容 數(shù)字頻率計的基本 原理 數(shù)字頻率計的主要功能是測量周期信號的頻率。這就是數(shù)字頻率計的基本原理 。 實現(xiàn) 100 進制計數(shù)。從觸發(fā)器 端輸出的信號作為數(shù)據(jù)寄存器的鎖存信號。由于計數(shù)器受控制門控制，每次計數(shù)只在 JK 觸發(fā)器 Q 端為高電平時進行。由此保證清零是在數(shù)據(jù)被有效鎖存一段時間（ 10mS ）以后再進行。 （ 4）顯示位數(shù)： 4 位。市電被降壓、整流、穩(wěn)壓后為整個系統(tǒng)提供直流電源。用它作普通頻率計的基準(zhǔn)信號完全能滿足系統(tǒng)的要求。 分頻器 分頻器的作用是為了獲得 1S 的標(biāo)準(zhǔn)時間。 分頻器可以采用第 5 章介紹過的方法，由計數(shù)器通過計數(shù)獲得。信號放大可以采用一般的運算放大電路，波形整形可以采用施密特觸發(fā)器 。當(dāng)采用與門時，秒信號為正時進行計數(shù)，當(dāng)采用或門時，秒信號為負時進行計數(shù)。 鎖存器 在確定的時間（ 1S ）內(nèi)計數(shù)器的計數(shù)結(jié)果（被測信號頻率）必須經(jīng)鎖定后才能獲得穩(wěn)定的顯示值。 選用顯示譯碼器時其輸出方式必須與數(shù)碼管匹配。 use 。 architecture fen_arc of fen is begin process(clk) variable t: integer range 0 to 3999999。event and clk=39。 x:=not x。 end process。 use 。 end sel。139。 end process。 use 。 q3,q2,q1,q0,dang:out std_logic_vector(3 downto 0))。 begin if sig39。139。 else 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 10 c1:=0000。 else c3:=0000。 else c5:=0000。139。 end if。 else if clr=39。 end if。 c3:=0000。 end if。 q0=c3。 軟件設(shè)計 11 q1=c3。 q2=c3。 elsif c3/=0000then q3=c3。 dang=0001。 end corn_arc。 entity lock is port(l:in std_logic。 architecture lock_arc of lock is begin process(l) variable t4,t3,t2,t1,t0:std_logic_vector(3 downto 0)。then t4:=a4。 t0:=a0。 q2=t2。 end lock_arc。 entity ch is port(sel:in std_logic_vector(2 downto 0)。 architecture ch_arc of ch is begin process(sel) begin case sel is when000=q=a0。 when111=q=dang。 end ch_arc。 entity disp is port(d:in std_logic_vector(3 downto 0)。 when 0001=q=0000110。 when 0101=q=1101101。 when 1001=q=1101111。 end disp_arc。 use 。 clk0 : in std_logic。 end entity freq_count。039。139。139。 and clkx=39。039。 ct=ct+1。 end process p0。 此頻率計的 VHDL 設(shè)計在 Altera 公司 的 Quartus II 開發(fā)平臺下進行了編譯和仿真， 它 是在 clk0 輸入 10 MHz 方波， clkx 輸入周期為 156ms(頻率為 ) 方波，分頻系數(shù) C0 取 15000 時的仿真波 形。同時，仍有很多課題需要后輩去努力去完善。為此，我向熱心幫助過我的所有老師和同學(xué)表示由衷的感謝 ! 在我即將完成學(xué) 業(yè)之際，我深深地感謝我的家人給予我的全力支持！ 最后，衷心地感謝在百忙之中評閱論文和參加答辯的各位專家、教授 ! 參考文獻 18 參考文獻 1．《單片機原理及接口技術(shù)》，徐煜明等，電子工業(yè)出版社， 2021 年 1 月 2．《單片機高級教程》，何立民，北京航空航天大學(xué)出版， 2021 年 1 月 3．《 VISUAL C++.NET 應(yīng)用編程實例進階》，陳憲，中 國鐵道出版社， 202102 4． 潘松 ,黃繼業(yè) .EDA 技術(shù)實用教程 (第 2 版 )[M].北京 :科學(xué)出版社 ， 2021附錄 19