【正文】 指標及工作原理。 5. 對全文進行總結(jié)，并將 VHDL 主要源程序作為附錄。從某種意義上說，新的電子系統(tǒng)運轉(zhuǎn)的物理機制又將回到原來的純數(shù)字電路結(jié)構(gòu)，但卻是一種更高層次的循環(huán)，它在更高層次上容納了過去數(shù)字技術(shù)的優(yōu)秀部分，對(Micro Chip Unit ) MCU 系統(tǒng)是一種揚棄，在電子設(shè)計的技術(shù)操作和系統(tǒng)構(gòu)成的整體上發(fā)生了質(zhì)的飛躍。不但如此，隨著 EDA技術(shù)的發(fā)展和 FPGA在深亞米領(lǐng)域的進軍，它們與 MCU, MPU, DSP, A/D, D/A, RAM 和 ROM 等獨立器件間的物理與功能界限已日趨模糊。 FPGA 以其不可替代的地位及伴隨而來的極具知識經(jīng)濟特征的 IP芯核產(chǎn)業(yè)的崛起，正越來越受到業(yè)內(nèi)人士的密切關(guān)注 [7]?，F(xiàn)場可編程門陣列 (FPGA)是由掩膜可編程門陣列 (MPGA)和可編程邏輯器件二者演變而來的，并將它們的特性結(jié)合在一起，因此 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。其內(nèi)部資源是分段互聯(lián)的，因而延時不可預(yù)測，只有編程完畢后才能實際測量。其優(yōu)點是集成度、工作頻率和可靠性都很高，適用于電磁輻射干擾較強的惡劣環(huán)境。編程方法分為在編程器上編程和用下載電纜編程。基于 SRAM 技術(shù)的器件編程數(shù)據(jù)存儲于器件的 RAM 區(qū)中，使之具有用戶設(shè)計的功能。系統(tǒng)加電時將這些編程數(shù)據(jù)實時寫入可編程器件，從而實現(xiàn)板級或系統(tǒng)級的動態(tài)配置 [8]。與 MCU 相比， FPGA 的優(yōu)勢是多方面的和根本性的 : (1).編程方式簡便、先進。在 +5 V工作電平下可隨時對正在工作的系統(tǒng)上的 FPGA 進行全部或部分地在系統(tǒng)編程，并可進行所謂菊花鏈式多芯片串行編程，對于 SRAM 結(jié)構(gòu)的FPGA，其下載編程次數(shù)幾乎沒有限制 (如 Altera 公司的 FLEXIOK 系列 )。這些功能在工控、智能儀器儀表、通訊和軍事上有特殊用途。 FPGA 的時鐘延遲可達納秒級，結(jié)合其并行工作方式，在 超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。在高可靠應(yīng)用領(lǐng)域， MCU的缺憾為 FPGA 的應(yīng)用留 下了很大的用武之地。 (4).開發(fā)工具和設(shè)計語言標準化，開發(fā)周期短。因此， FPGA 的設(shè)計開發(fā)必須利用功 能強大的 EDA工具， 通過符合國際標準的硬件描述語言 (如 VHDL 或 VerilogHDL)來進行電子系統(tǒng)設(shè)計和產(chǎn)品開發(fā)。由 于相應(yīng)的 EDA 軟件功能完善而強大，仿真方式便捷而實時，開發(fā)過程形象而 直觀，兼之硬件因素涉及甚少，因此可以 在很短時間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè) 計，這正是產(chǎn)品快速進入市場的最寶貴的特征。 EDA 專家預(yù)言，未來的大系統(tǒng)的 FPGA 設(shè)計僅僅是各類再應(yīng)用邏輯與 IP 芯核的拼裝，其設(shè)計周期最少僅數(shù)分鐘。目前， FPGA 可供選擇范圍很大，可根 據(jù)不同的應(yīng)用選用不同容量的芯片。隨著這類器件的廣泛應(yīng)用和成本的大幅度下降， FPGA 在系統(tǒng)中的直接應(yīng)用率正直逼 ASIC 的開發(fā)。這主要體現(xiàn)在以下幾點 : (1).FPGA 設(shè)計軟件一般需要對電路進行邏輯綜合優(yōu)化 (Logic Synthesis amp。從而使傳統(tǒng)設(shè)計方法中經(jīng)常采 用的一些電路形 6 式 (特別是一些異步時序電路 )在 FPGA 設(shè)計方法中并不適用。 (2).FPGA一般采用查找表 (LUT)結(jié)構(gòu) (Xilinx), ANDOR結(jié)構(gòu) (Altera)或多路 選擇器結(jié)構(gòu) (Actel)，這些結(jié)構(gòu)的優(yōu)點是可編程性，缺點是時延過大，造成原 始設(shè)計中同步信號之間發(fā)生時序偏移。時延問題是 ASIC 設(shè)計當(dāng)中常見的問題 ， 要精確地控制電路的時延是非常困難的，特別是 在像 FPGA 這樣的可編程邏輯當(dāng)中。 (4).由于目標系統(tǒng)的 PCB 板的修改代價很高，用戶一般希望能夠在固定引出端分配的前提下對電路進行修改。 (5).早期的 FPGA 芯片不能實現(xiàn)內(nèi)存、模擬電路等一些特殊形式的電路。但這種結(jié)構(gòu)要么利用率不 高，要么不完全符合設(shè)計者的需要。 (6).盡管 FPGA 實現(xiàn)了 ASIC 設(shè)計的硬件仿 真，但是由于 FPGA 和門陣列、標準單元等傳統(tǒng) ASIC形式的延時特性不盡相同，在將 FPGA設(shè)計轉(zhuǎn)向其它 ASIC設(shè)計時，仍然存在由于延時不匹配造成設(shè)計失敗的可能性。這種專用的硬件仿真系統(tǒng)利用軟硬件結(jié)合的方法，用 FPGA 數(shù)組實現(xiàn)了 ASIC 快速原型，接入系統(tǒng)進行測試。 硬件描述語言 (HDL) 硬件描述語言 (HDL)是相對于一般的計算機軟件語言如 C , Pascal 而言的。設(shè)計者可以利用 HDL 程序來描述所希望的電路系統(tǒng)，規(guī) 定其結(jié)構(gòu)特征和電路的行為方式 。硬件描述語言具有以下幾個優(yōu)點 :，方法靈 活，支持廣泛。 早期仿真，在系統(tǒng)設(shè)計早期就可發(fā)現(xiàn)并排除存在的問題。 ，規(guī)范，易與共享和復(fù)用。本次設(shè)計選用的就 是 VHDL 語言， 7 下面將主要對 VHDL 語言進行介紹。它是在 70 ~ 80年代中由美國國防部資助的 VHSIC(超高速集成電路 )項目開發(fā)的產(chǎn)品，誕生于1982 年。自 IEEE公布了 VHDL的標準版本 ((IEEE std 10761987 標準 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境。1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL 的內(nèi)容，公布了新版本的 VHDL，即 ANSI/IEEE std 10761993 版本。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 VHDL語言在硬件設(shè)計領(lǐng)域的作用將與 C 和 C++在軟件設(shè)計領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將成為數(shù)字系統(tǒng)設(shè)計領(lǐng)域中所有技術(shù)人員必須掌握的一種語言。 利用 VHDL 語言開發(fā)的優(yōu)點 VHDL 語言與其它 HDL 語言相比有一些自己的特色，下面作一簡要說明。 VDHL 語言 支持自上而 下 (Top_Down)的設(shè)計方法，它具有功能強大的語言結(jié)構(gòu)，可用簡潔明確的代碼 描述來進行復(fù)雜控制邏輯的設(shè)計，可以支持同步電路、異步電路、以及其它隨 機電路的設(shè)計。此外， VHDL 語言 可以自定義數(shù)據(jù)類型，這也給編程人員帶來了較大的自由和方便。 VHDL 語言具有多層次的設(shè)計描述功能，可以 系統(tǒng)的數(shù) 學(xué)模型直到門級電路，支持設(shè)計庫和可重復(fù)使用的組件生成，它支持 階層設(shè)計且提供模塊設(shè)計的創(chuàng)建。 (3)可以進行與工藝無關(guān)編程。與工藝技術(shù)有關(guān)的參數(shù)可 通過 VHDL 提供的類屬加以描述，工藝改變時，只需修改相應(yīng)程序中的類屬參數(shù)即可。 VHDL 既是 IEEE 承認的標 準，故 VHDL 的設(shè)計描述可以被不同的 EDA 設(shè)計工具所支持。這意味著同一個 VHDL 設(shè)計描述可以在 不同的設(shè)計項目中采用，方便了設(shè)計成果的設(shè)計和交流。 (5)方便 ASIC 移植。當(dāng)產(chǎn)品 的產(chǎn)量達到相當(dāng)?shù)臄?shù)量時，采用 VHDL 進行的設(shè)計可以很容易轉(zhuǎn)成用專用集成 電路 (ASIC)來實現(xiàn)，僅僅需要更換不同的庫重新進行綜合。此外， 由于工藝技術(shù)的進步，需要采用更先進的工藝時，仍可以采用原來的 VHDL 代 碼。 QuartusII 在 21 世紀初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX+PLUSII 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。 Altera 的 QuartusII 提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要，也是 FPGA設(shè)計的綜合性環(huán)境和 FPGA開發(fā)的基本設(shè)計工具，并為 Altera DSP開發(fā)包進行系統(tǒng)模型設(shè)計提供了集成組合環(huán)境。 QuartusII也可利用第三方的綜合工具。此外， QuartusII 與 MATLAB 和 DSP Builder 結(jié)合，可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)和數(shù)字通信模塊的開發(fā)。編譯器包括的功能模塊有分析 /綜合器（ Analsis amp。可以通過選擇 Start Compilation 來運行所有的編譯器模塊，也可以通過選擇 Start 單獨運行各個模塊。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。 Altera 提供的 LPM 函數(shù)均基于 Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計。 QuartusII 編譯器支持的硬件描述語言有 VHDL(支持 VHDL’87 及 VHDL’97標準 )、 Verilog HDL 及 AHDL(Altera HDL)。在設(shè)計輸入之后， QuartusII 的編譯器將給出設(shè)計輸入的錯誤報告。 QuartusII 作為目前 CPLD/FPGA 開發(fā)工具理想的綜合、仿真軟件，具有許多優(yōu)良的特性。文本輸入幾乎和 MAX+PLUSII 相同，而且在文本的每一行都有行號，使用語言編寫的電路清晰易讀。 (2)支持的器件更多 除了支持 MAX3000、 MAX7000、 FLEX6000、 FLEX10KE、 ACEX1K 等MAX+PLUSII 已經(jīng)支持的器件外，還支持 PEX20K、 APEX20KE、 AREXII、EXCALIBURARM、 Mercury、 Stratix 等 MAX+PLUSII 下無法支持的大容量高性能的器件。 (4)提升了調(diào)試能力 QuartusII 增加了一個新的快速適配編譯選項，可保留最佳性能的設(shè)置，加快了編譯過程，可縮短 50%的編譯時間，對設(shè)計性能的影響小。 10 第 三 章 等精度頻率計 原理分析 引言 本章主要介紹數(shù)字頻率計的相關(guān)計數(shù)指標，傳統(tǒng)的頻率測量方法和等精度測量方法，并且對等精度測量方法進行誤差分析，從而與傳統(tǒng)頻率測量方法對比，得到等精度測量方法的優(yōu)勢所在。 數(shù)字頻率計的主要技術(shù)指標 （ 1）頻率準確 度 一般用相對誤差來表示，即 ???????? ????? ccxxx ffTfff 1 （ 31） 式中，NNNTfx11 ???? 為量化誤差（即 1? 個字誤差），是數(shù)字儀器所特有的誤差，當(dāng)閘門時間 T 選定后， xf 越低，量化誤差越大：TTffcc ??? 為閘門時間相對誤差，主要有時基電路標準頻率的準確度決定，xcc Tfff 1?? 。 （ 3）數(shù)字顯示位數(shù) 頻率計的數(shù)字顯示位數(shù)決定了頻率計的分辨率。 （ 4）測量時間 頻率計完成一次測量所需要的時間，包括準備、計數(shù)、運算、鎖存和復(fù)位時間。 通過測量待測信號的周期并求其倒數(shù)， 需要有標準倍的頻率，在待測信號的一個周期內(nèi)，記錄標準頻率的周期數(shù)，這種方法的計數(shù)值會 產(chǎn)生 最大為 177。 方案二：采用 直接 測頻法。 由于閘門時間通常不是待測信號的整數(shù)倍， 這種方法的計數(shù)值也會產(chǎn)生 最大為 177。 進一步分析測量準確度：設(shè)待測信號脈沖周期為 Tx,頻率為 Fx，當(dāng)測量時間為 T=1s 時，測量準確度為＆ =Tx/T=1/Fx。因此直接測頻法只適合測量頻率較高的信號，不能滿足在整個測量頻段內(nèi)的測量精度保持不變的要求。在快速測量的要求下，要保證較高精度的測頻，必須采用較高的標準頻率信號。 本設(shè)計所采用的測頻方法就是等精度頻率測量法，下面我們將對等精度頻率測量法做進一步介紹 。它的閘門時間不是固定的值，而是被測信號周期的整數(shù)倍，即與被測信號同步，因此， 避 除了對被測信號計數(shù)所產(chǎn)生 177。其測頻原理如圖 所示。首先給出閘門開啟信號 (預(yù)置閘門上升沿 )，此時計數(shù)器并不開始計數(shù)，而是等到被測信號的上升沿到來時，計數(shù)器才真正開始計數(shù)?？梢钥闯?，實際閘門時間 t與預(yù)置閘門時間 t1 并不嚴格相等，但差值不超過被測信號的一個周期。 CNT1 和 CNT2 是兩個可控計數(shù)器，標準頻率信號從 CNT1 的時鐘輸入端 CLK 輸入；經(jīng)整 形后的被測信號從 CNT2的時鐘輸入端 CLK 輸入。 CNT CNT2 同時對標準頻率信號和經(jīng)整形后的被測信號進行計數(shù)，分別為 NS 與 NX。則等精度測量方法測量精度與預(yù)置門寬度的標準頻率有關(guān)，與被測信號的頻率無關(guān)。 圖 等精度測頻實現(xiàn)原理 圖 誤差分析 設(shè)在一次實際閘門時間 t 中計數(shù) 器對被測信號的計數(shù)值為 Nx，對標準信號 13 的計數(shù)值為 Ns。fs (32) 由式 31 可知，若忽略標頻 fs 的誤差，則等精度測頻可能產(chǎn)生的相對誤差如式 (33): δ=(|fxefx|/fxe)100% (33) 其中 fxe 為被測信號頻率的準確值。fs (34) 將式 (32)和 (34)代入式 (33)，并整理如式 (35)： δ=|ΔNs|/Ns≤1/Ns=1/(t閘門時間越長，標準頻率越高，測頻的相對誤差就越小。 14 第 四 章 等精度數(shù)字頻率計 IP 核的設(shè)計 等精度數(shù)字頻率計工作原理