【正文】 率測量范圍為1Hz～10MHz。方案二：狹義上等精度頻率計的設(shè)計方案原理。當預置門控信號為高電平時，被測信號的上升沿通過D觸發(fā)器的Q端同時啟動CNT1和CNT2。當預置門信號為低電平時，下一個的被測信號的上升沿將使兩個計數(shù)器同時關(guān)閉，所測得的頻率為(FS/NS)*NX。在預置門時間和常規(guī)測頻閘門時間相同而被測信號頻率不同的情況下，等精度測量法的測量精度不變。標準信號的頻率設(shè)為fs，則被測信號的頻率為：fx=(Nx/Ns)*fs。在測量過程中，由于fx計數(shù)的起停時間都是由該信號的上升沿觸發(fā)的，在閘門時間t內(nèi)對fx的計數(shù)Nx無誤差（t=Nx*Tx）；對fs的計數(shù)Ns最多相差一個數(shù)的誤差，即｜ΔNs｜≤1，其測量頻率為: fxe=[Nx/(Ns+ΔNs)]/fs。 根據(jù)上述分析，測量頻率的相對誤差與被測信號頻率的大小無關(guān)，僅與閘門時間和標準信號頻率有關(guān)，即實現(xiàn)了整個頻率測試段的等精度測量。標準頻率可由穩(wěn)定度好、精度高的高頻晶體振蕩器產(chǎn)生，在保證測量精度不變的前提下，提高標準信號頻率，可使閘門時間縮短，即提高測試速度。 2 MAX+PLUSⅡ開發(fā)軟件及VHDL描述語言 MAX+PLUSⅡ的概述MAX+PLUSⅡ是Altera公司為開發(fā)其可編程邏輯器件而推出的專用軟件。它可以以圖形、文字輸入方式（AHDL、VHDL及Verilog HDL）和波形方式輸入設(shè)計文件，可以編譯并生成各種能夠下載到EPROM和各種ALTERA器件的文件，還可以進行仿真以檢驗設(shè)計的正確性。 MAX+PLUSⅡ的安裝 （1）MAX+PLUSⅡ的版本MAX+PLUSⅡ軟件可以按使用平臺分為PC機版和工作站版，按使用對象可分為商業(yè)版、基本版和學生版。 首次運行此軟件時，需要進行授權(quán)許可設(shè)置。單擊Browse按鈕在跳出的License File or Server Name 。 MAX+PLUSⅡ的設(shè)計過程（1）MAX+PLUSⅡ軟件的組成MAX+PLUSⅡ由設(shè)計輸入、設(shè)計處理、設(shè)計校驗和器件編程四部分組成。另外，還可以利用第三方EDA工具生成的網(wǎng)表文件輸入，輸入法不同生成的設(shè)計文件也不同，設(shè)計者可根據(jù)自己的實際需求選擇使用。設(shè)計校驗 包括設(shè)計仿真和定時分析，其作用是測試邏輯操作和設(shè)計的內(nèi)部定時。Altera公司器件的編程方法有許多種，如可通過編程器、JATG在系統(tǒng)編程及Altera在線配置等方式進行。編譯 主要完成器件的選擇及適配，邏輯的綜合及器件的裝入，延時信息的提取。后仿真將編譯產(chǎn)生的延時信息加入到設(shè)計中，進行布局布線后的仿真，是與實際器件工作時情況基本相同的仿真。以上各步如果出現(xiàn)錯誤的現(xiàn)象，則需重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路重復上述過程。（1）工作界面MAX+PLUSⅡ管理器的上部是標題欄、菜單欄、主工具欄、下部是狀態(tài)欄、中間是工作區(qū)。狀態(tài)欄 當鼠標置于菜單命令和工具欄的某一圖標上時，狀態(tài)欄顯示其簡短描述，起到提示用戶的作用。工具欄 緊鄰菜單欄下方，是各菜單功能的快捷按鈕組合區(qū)。MAX+PLUSⅡ菜單 用于啟動各種應(yīng)用功能并能在它們之間進行切換。Assign菜單 有Device等下拉菜單的選項。Help菜單 用于打開各種幫助文件和說明文件。由于通過原理圖可以清楚地看到組成設(shè)計項目的各個模塊之間的關(guān)系，因此頂層文件通常用圖形輸入方式來創(chuàng)建。（2）文本輸入MAX+PLUSⅡ支持以AHDL、VHDL和Verilog HDL等硬件描述語言形式書寫的文本文件，AHDL是Altera Hardware Description Language的縮寫，它是一種高級的硬件描述語言，該語言可以使用布爾方程、算術(shù)運算、真值表、條件語句等方式進行描述 ，最適合于大型的、復雜的狀態(tài)機設(shè)計。這幾種語言都是用文本進行設(shè)計的，它們的輸入方式既有共同之處，又有各自的特點 ，設(shè)計人員可根據(jù)實際情況選擇使用。(3)層次設(shè)計在開發(fā)復雜數(shù)字系統(tǒng)時，通常使用層次設(shè)計的設(shè)計方法。在層次設(shè)計中，通常將項目分成若干個模塊，這此模塊大致可分為兩類：頂層模塊和底層模塊。 設(shè)計處理及檢驗（1）設(shè)計處理MAX+PLUSⅡ?qū)σ粋€邏輯設(shè)計處理時，是在Compiler編譯器窗口下進行的。（2）設(shè)計檢驗設(shè)計輸入和編譯僅僅是整個設(shè)計過程的一部分，成功的編譯只能保證為項目創(chuàng)建一個編程文件，并不能保證項目完全按照所期望的那樣工作。檢驗過程分仿真分析和定時分析兩大部分。定時分析重點是檢查設(shè)計的內(nèi)容定時及器件的最高工作頻率是否符合設(shè)計要求。通常要求HDL既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結(jié)構(gòu)。其中，VHDL(Very High Speed Integrated Circuit Hardware Description Language) 是超高速集成電路硬件描述語言，主要用于數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，是最具有推廣前景的HDL。庫說明LIBRARY USE程序包PACKAGE實體ENTITY配置CONFIGURATION結(jié)構(gòu)體ARCHITECTURE行為描述BEHAVIOR數(shù)據(jù)流描述DATAFLOW結(jié)構(gòu)化描述STRUCTURE圖22 VHDL程序結(jié)構(gòu)其中實體和結(jié)構(gòu)體是VHDL程序不可缺少的最基本的兩個組成部分，它們可以構(gòu)成最簡單的VHDL文件。對于一個完整的VHDL程序(設(shè)計實體)，要求能為VHDL綜合器所接受，并能作為一個獨立設(shè)計單元，即以元件的形式存在的VHDL程序。這種將實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點，也是一種基于自頂向下的多層次系統(tǒng)設(shè)計概念的實現(xiàn)途徑。（2）結(jié)構(gòu)體 結(jié)構(gòu)體(ARCHITECTURE)是一個實體的組成部分，是對實體功能的具體描述，如用來描述實體內(nèi)部結(jié)構(gòu)、元件之間的互連關(guān)系、實體所完成的邏輯功能以及數(shù)據(jù)的傳輸變換等內(nèi)容。（3）庫 庫(LIBRARY)是用來存儲預先完成的程序包和數(shù)據(jù)集合體的倉庫。庫的種類分為設(shè)計庫、資源庫。程序包的內(nèi)容主要由常數(shù)說明、VHDL數(shù)據(jù)類型說明、元件定義、子程序四種基本結(jié)構(gòu)組成。即配置主要是為頂層設(shè)計實體指定結(jié)構(gòu)體，或為參與例化的元件實體指定所希望的結(jié)構(gòu)體，以層次方式來對元件例化作結(jié)構(gòu)配置。（2）VHDL的描述語句包括一系列順序語句及并行語句兩大基本描述語句。流程控制語句(IF、CASE、LOOP、NEXT、EXIT)、等待語句(WAIT)、返回語句(RETURN)和空操作語句(NULL)都是順序語句。并行語句包括進行語句(PROCESS)、條件信號賦值語句(WHENELSE)、選擇信賦值語句(WITHSELECTWHEN)、塊語句(BLOCK)、元件例化語句、生成語句(GENERATE)等。子程序有兩種類型：函數(shù)(FUNCTION)和過程(PROCEDURE)，它們均能被重載。屬性描述語句用于對信號或其他項目的多種屬性進行檢測或測試。 時鐘模塊的方案 在本次頻率計的設(shè)計仿真中，需要對計數(shù)模塊提供高電平為1s 的基準周期，用于計數(shù)在此期間內(nèi)被測方波信號的脈沖個數(shù)，最終得到被測信號頻率的目的。如將1Hz經(jīng)二分頻，2Hz經(jīng)四分頻，4Hz經(jīng)八分頻，等依次類推，均可實現(xiàn)此功能。如：library ieee。use 。entity div_clk is port(clk:in std_logic。end div_clk。 begin process(clk) 時鐘二分頻，高電平脈寬為1s begin if(clk39。139。139。 else clk_counter=clk_counter+1。039。 end if。 end div_clk。 方案二：。但由于方案一比較普遍，不能突出本設(shè)計的與眾不同，故采取方案二。方案一：將時鐘信號倍頻，如將1s的基準信號依次進行1倍頻、10倍頻、100倍頻、1000倍頻，分別得到1s、。進行實現(xiàn)此設(shè)計要求。在1s的高電平計數(shù)時鐘周期下，得到相應(yīng)的被測信號頻率的實際顯示數(shù)值，然后再對其分別擴大相應(yīng)的分頻位數(shù)，100、1000。由于對在數(shù)字電路中，對分頻的完成比對倍頻的完成較易實現(xiàn)，在能同樣達到設(shè)計要求的情況下，選擇方案二，通過較簡單的分頻思想來實現(xiàn)此功能的設(shè)計要求。在一定的計數(shù)時間(可選擇為1s的高電平)內(nèi)，通過計數(shù)對被測信號脈沖的個數(shù)，并以四位(千、百、十、個位)，且每位均為十進制的數(shù)值方式輸出。如：LIBRARY IEEE。USE 。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。END CNT10。 BEGIN IF RST=39。THEN CQI:=(OTHERS=39。)。EVENT AND CLK=39。THEN IF EN=39。THEN IF CQI1001THEN CQI:=CQI+1。039。 END IF。 END IF。139。039。 CQ=CQI。END behave。通過以上兩個方案的比較，在均能實現(xiàn)相同設(shè)計要求的情況下，方案一的單一模塊簡單，但總體連接就稍顯麻煩，方案二雖硬件描述語言相對復雜，但其例化后的結(jié)構(gòu)卻簡潔，使得后續(xù)電路的連接也較易方便。4 功能模塊的VHDL描述整個系統(tǒng)通過元件例化來實現(xiàn)，共包括五個功能模塊及頂層文件，五個模塊程序分別為分頻程序、位選程序、時鐘程序、計數(shù)程序和顯示程序。use 。 ——輸入端口 ao,bo,co,do:buffer std_logic)。architecture bhv of fp isbeginao=fb1。beginif(fb139。139。nu1:=nu1+1。if(nu=5)then bo=not bo。end if。 nu1:=0。 ——完成對被測信號的100分頻，并由co輸出if(nu2=500)then do=not do。end if。end process。 位選程序library ieee。entity wx isport(ai,bi,ci,di,rst:in std_logic。 g1,g2,g3,g4:out std_logic。 ——定義輸入輸出信號end wx。139。039。039。039。039。039。139。139。039。039。039。 ——當選擇1檔位時，即對被測信號1分頻，使輸出信號與ai一致elsif(k2=39。)then g1=39。g2=39。g3=39。g4=39。 fb0=bi。139。039。039。139。039。 ——當選擇3檔位時，即對被測信號100分頻，使輸出信號與ci一致elsif(k4=39。)then g1=39。g2=39。g3=39。g4=39。 fb0=di。end process。 時鐘程序library ieee。entity sz isgeneric (v:integer:=8)。 clko:buffer std_logic)。architecture bhv of sz isbegin process(clki)variable count:integer range 0 to v。event and clki=39。)then ——在輸入信號的上升沿出現(xiàn)時開始計數(shù) count:=count+1。 count:=0。 ——完成對輸入信號的16分頻end if。end bhv。use 。entity countt is port(CP,clk1:in std_logic。 Q1,Q2,Q3,Q4:out std_logic_vector(3 downto 0))。 architecture countt of countt is signal t_1:std_logic_vector(3 downto 0)。 signal t_100:std_logic_vector(3 downto 0)。 signal t:std_logic。event and CP=39。)then ——在輸入信號的上升沿出現(xiàn)時開始計數(shù) if(clk1=39。)then if(t_1=1001)then t_1=0000。139。139。 if(t_10=1001 and t_1=1001)then t_1=0000。 t_100=t_100+39。 ——當個位與十位均為9時，且仍有后續(xù)計數(shù)脈沖的出現(xiàn)，則將這兩位均歸0，同時向百位進一 end if。 t_10=0000。 t_1000=t_1000+39。 ——當個位、十位及百位均為9時，且仍有后續(xù)計數(shù)脈沖的出現(xiàn)，則將這三位都做歸0處理，與此同時向最高位千位進一計數(shù)值 end if。 t_10=0000。 t_1000=0000。139。 else t_1=0000。 t_100=0000。 t=39。 end if。 end process。 Q2=t_10