【正文】 于低頻信號(hào)的頻率測(cè)量。 課題設(shè)計(jì)意義和目的 在信息技術(shù)高度發(fā)展的今天，電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢(shì)。 而在電子技術(shù)中， 數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器 。 通常數(shù)字頻率計(jì)的設(shè)計(jì)可分為三種方案 方案一：采用小規(guī)模數(shù)字集成 電路制作 被測(cè)信號(hào)經(jīng)過放大整形變換為脈沖信號(hào)后加到主控門的輸入端，時(shí)基信號(hào)經(jīng)控制電路產(chǎn)生閘門信號(hào)送至主控門，只有在閘門信號(hào)采樣期間輸入信號(hào)才通過主控門，若時(shí)基信號(hào)周期為 T，進(jìn)入計(jì)數(shù)器的輸入脈沖數(shù)為 N，則被信號(hào)的測(cè)頻率其頻率 F=N/T。此設(shè)計(jì)方法連線比較復(fù)雜，產(chǎn)生延時(shí)比較大的，造成測(cè)量誤差、可靠性差。采用這種方案優(yōu)點(diǎn)是成熟的單片機(jī)技術(shù)、運(yùn)算功能較強(qiáng)、軟件編程靈活、自由度大、設(shè)計(jì)成本也較低、缺點(diǎn)是顯而易見的，在傳統(tǒng)的單片機(jī)設(shè)計(jì)系統(tǒng)中必須使用許多分立元件組成單片機(jī)的外圍電路，整個(gè)系統(tǒng)顯得十分復(fù)雜，并且單片機(jī)的頻率不能做的很高，使得測(cè)量精度大大降低。 通過上述三種方案的比較發(fā)現(xiàn)，方案三為數(shù)字頻率計(jì)設(shè)計(jì)的最佳選擇方案。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù) ,即閘門時(shí)間為 1 s。閘門時(shí)間越長(zhǎng) ,得到的頻率值就越準(zhǔn)確 ,但閘門時(shí)間越長(zhǎng) ,則每測(cè)一次頻率的 間隔就越長(zhǎng)。一般取 1s作為閘門時(shí)間 。這里時(shí)基信號(hào) CLK 取為 1Hz,2 分頻后就是計(jì)數(shù)閘門信號(hào) EN。 待測(cè)信號(hào)脈沖計(jì)數(shù)模塊 待測(cè)信號(hào)脈沖計(jì)數(shù)模塊是對(duì)輸入脈沖信號(hào)的頻率進(jìn)行測(cè)量，由 4個(gè)十進(jìn)制加法計(jì)數(shù)器組成，其中 EN 為計(jì)數(shù)選通控制信號(hào)， CLR 為計(jì)數(shù)器清零信號(hào)。如果計(jì)數(shù)選通控制信號(hào) EN 的寬度為 1s，那么計(jì)數(shù)結(jié)果就為待測(cè)信號(hào)的頻率。鎖存與譯碼顯示電路的功能是對(duì)四位 BCD 碼進(jìn)行鎖存，并將其轉(zhuǎn)換為對(duì)應(yīng)的四組七段碼，用于驅(qū)動(dòng)數(shù)碼管。 采用單片機(jī)進(jìn)行測(cè)頻控制中，外部輸入在單片機(jī)的每個(gè)機(jī)器周期被采樣一次，檢測(cè)一次從 1到 0的 跳變至少需要 2個(gè)機(jī)器周期（ 24個(gè)振蕩周期）。 基于 VHDL 的采用自頂而下設(shè)計(jì)方法實(shí)現(xiàn)的數(shù)字頻率計(jì)。特別是在設(shè)計(jì)的初期階段可以通過軟件仿真來預(yù)知設(shè)計(jì)方案的可行性 , 便于及時(shí)的調(diào)整設(shè)計(jì)方案 , 避免了傳統(tǒng)方法到項(xiàng)目開發(fā)的后期才發(fā)現(xiàn)方案不妥 , 從而 造成人力、物力的浪費(fèi)。目前利用硬件描述語言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計(jì)。 國(guó)外硬件描述語言種類很多，有的從 Pascal 發(fā)展而來，也有一些從 C語言發(fā)展而來。 VHDL 來源于美國(guó)軍方，其他的硬件描述語言則多來源于民間公司。這兩種語言已成為 IEEE 標(biāo)準(zhǔn)語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL 具有 多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設(shè)計(jì)的特點(diǎn)。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。其設(shè)計(jì)描述可以是描述電路具體組成的結(jié)構(gòu)描述，也可以是描述電路功能的行為描述。 VHDL 對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實(shí)現(xiàn)可編程的專用集成電路的設(shè)計(jì)。系統(tǒng)的湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 9 功能驗(yàn)證完成后，將抽象的高層設(shè)計(jì)自頂向下逐級(jí)細(xì)化，直到與所用可編程邏輯器件相對(duì)應(yīng)的邏輯描述。實(shí)際上一個(gè)完整的 VHDL 程序應(yīng)具有比較固定的結(jié)構(gòu)，它包括 4 個(gè)基本組成部分：庫、程序包使用說明、實(shí)體說明、與實(shí)體對(duì)應(yīng)的結(jié)構(gòu)體說明和配置語句說明。 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制模塊設(shè)計(jì)程序 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路主要產(chǎn)生計(jì)數(shù)允許信號(hào) EN、清 零信號(hào)CLR 和鎖存信號(hào) LOCK 部分 VHDL 代碼如下： ARCHITECTURE behave OF CTRL IS 定義結(jié)構(gòu) 體 behave SIGNAL CLK2 : STD_LOGIC。 END IF。 進(jìn)程結(jié)束 PROCESS(CLK, CLK2) 進(jìn)程開始 BEGIN IF CLK=39。 AND CLK2=39。 THEN CLR=39。 ELSE CLR=39。 END IF。 進(jìn)程結(jié)束， 產(chǎn)生清零信號(hào) CLR LOCK = NOT CLK2。 產(chǎn)生 鎖存信號(hào)及計(jì)數(shù)允許信號(hào) END behave。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 11 十進(jìn)制加法計(jì)數(shù)器的部分 VHDL 代碼： ARCHITECTURE behave OF CB10 IS 定義結(jié)構(gòu) 體 behave BEGIN PROCESS(CLK,CLR,EN) 進(jìn)程開始 BEGIN IF CLR=39。 THEN COUNT10=0000。EVENT AND CLK=39。 THEN IF (EN=39。) THEN EN高電平時(shí)，允許計(jì)數(shù) IF (COUNT10=1001)THEN COUNT10=0000。139。 END IF。 END PROCESS。 結(jié)構(gòu)體描述結(jié)束 待測(cè)脈沖計(jì)數(shù)器的 部分 VHDL 代碼： ARCHITECTURE behave OF COUNT IS 定義結(jié)構(gòu) 體 behave COMPONENT CB10 一位十進(jìn)制加法計(jì)數(shù)器 CB10 的元件 聲明 PORT(CLK,EN,CLR: IN STD_LOGIC。 END COMPONENT。 定義全局信號(hào) c c c4 SIGNAL c3:STD_LOGIC。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 12 BEGIN c2=NOT QA(3)。 c4=NOT QC(3)。 U2:CB10 PORT MAP(c2,EN,CLR,QB)。 U4:CB10 PORT MAP(c4,EN,CLR,QD)。 結(jié)構(gòu)體描述結(jié)束 鎖存與譯碼顯示控制模塊設(shè)計(jì)程序 鎖存與譯碼顯示控制模塊的功能是對(duì) 計(jì)數(shù)器所得的數(shù)值進(jìn)行鎖存， 并轉(zhuǎn)換為對(duì)應(yīng)的七段碼，驅(qū)動(dòng)數(shù)碼管。 譯碼顯示電路的部分 VHDL 代碼： ARCHITECTURE behave OF BCD7 IS 定義結(jié)構(gòu) 體 behave BEGIN PROCESS(BCD) 進(jìn)程開始 BEGIN CASE BCD IS WHEN 0000 = LED = 0111111。 WHEN 0010 = LED = 1011011。 WHEN 0100 = LED = 1100110。 WHEN 0110 = LED = 1111101。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 13 WHEN 1000 = LED = 1111111。 0到 9的七段譯碼 WHEN others = LED = 0000000。 END PROCESS。 結(jié)構(gòu)體描述結(jié)束 鎖存與譯碼顯示控制模塊的 部分 VHDL 代碼 ARCHITECTURE ART OF LOCK IS 定義結(jié)構(gòu) 體 ART SIGNAL QAB,QBB,QCB,QDB:STD_LOGIC_VECTOR(3 DOWNTO 0)。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 BEGIN PROCESS(LOCK) BEGIN IF(LOCK39。139。 在鎖存信號(hào) LOCK 的上升沿將計(jì)數(shù)器 輸出信號(hào) QBB=QB。 QDB=QD。 END PROCESS。 引用譯碼顯示模塊 BCD7 U1:BCD7 PORT MAP(QBB,LEDB)。 BCD 碼轉(zhuǎn)換為七段碼 U4:BCD7 PORT MAP(QDB,LEDD)。 結(jié)構(gòu)體描述結(jié)束 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 14 頂層電路的設(shè)計(jì)程序 通常，當(dāng)系統(tǒng)生成底層各模塊后，頂層文件的設(shè)計(jì)是用電路圖完成的，這種方法雖然較簡(jiǎn)單，但可能使電路系統(tǒng)工作中出現(xiàn)“毛刺”，降低系統(tǒng)的可靠性。 頂層電路的部分 VHDL 代碼： ARCHITECTURE ART OF PINLVJI IS 定義結(jié)構(gòu)體 ART SIGNAL ENS,LOCKS,CLRS :STD_LOGIC。 COMPONENT CTRL 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制模塊的引用 PORT(CLK:IN STD_LOGIC。 END COMPONENT。 QA,QB,QC,QD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 COMPONENT LOCK 鎖存與譯碼顯示控制模塊的 PORT(LOCK:IN STD_LOGIC。 LEDA,LEDB,LEDC,LEDD:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 BEGIN ENT=ENS。 CLRT=CLRS。 U1:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS)。 END ART。 EDA是當(dāng)代計(jì)算機(jī)科學(xué)與電子技術(shù)完美結(jié)合，眾多的功能強(qiáng)大、完美的 EDA軟件的廣泛使用標(biāo)志著電子技術(shù)的水平達(dá)到前所未有的高度。 MAX+PLUSⅡ軟件功能全面，使用方便，易懂好學(xué)，已成為最廣為接受的 EDA工具之一。它所提供的靈活性和高效性是無可比擬的。它具有的強(qiáng)大功能能夠極大的減輕設(shè)計(jì)者的負(fù)擔(dān)，使設(shè)計(jì)者可以快速的完成所需的設(shè)計(jì)。 （ 1） Altera 公司與 EDA 開發(fā)商緊密合作，使 MAX+PLUSⅡ可以與其它工業(yè)標(biāo)準(zhǔn)的設(shè)計(jì)輸入、綜合、校驗(yàn)工具相聯(lián)接。 （ 2） 設(shè)計(jì)與結(jié)構(gòu)無關(guān)。 （ 4） 可在多種平臺(tái)上運(yùn)行。 （ 6） MAX+PLUSⅡ軟件的設(shè)計(jì)輸入、處理、檢驗(yàn)功能完全集成于可編湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 16 程邏輯開發(fā)工具內(nèi)，從而可以更快的進(jìn)行調(diào)試，縮短開發(fā)周期。 （ 8） 支持硬件描述語言 HDL。 硬件描述語言的優(yōu)點(diǎn)是效率較高，結(jié)果容易仿真，信號(hào)觀察方便，在不同的設(shè)計(jì)輸入庫之間轉(zhuǎn)換方便。 圖 Max+Plus II啟動(dòng)界面 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 17 打開 File\New 菜單，彈出設(shè)計(jì)輸入選擇窗口，如下圖 所示： 圖 選擇 Text Editor File，單擊 OK 按鈕，打開文本編輯器，進(jìn)入文本設(shè)計(jì)輸入編輯狀態(tài)，如下圖 所示： 圖 圖形編輯文件 元件符號(hào)編輯文件 文本編輯文件 波形編輯文件 文本編輯器窗口 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 18 選擇存盤命令，在 File Name 框中鍵入文件名，選擇擴(kuò)展名為 .vhd，如圖 圖 在文本編輯區(qū)內(nèi)鍵入程序，例如，用 VHDL 語言完成時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路 ,如圖 圖 文本編輯窗口 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 19 保存文件，選擇 File Save， 到此為止，一個(gè)新的 VHDL 語言的工程文件編輯結(jié)束 。 圖 設(shè)置成工程文件 選擇當(dāng)前項(xiàng)目文件欲設(shè)計(jì)實(shí)現(xiàn)的實(shí)際芯片進(jìn)行編譯適配，點(diǎn)