【正文】 成化、易學易用的可編程邏輯設計環(huán)境，它可以在多種平臺上運行，能滿足用戶各種各樣的設計需要。 MAX+PLUSⅡ開發(fā)系統(tǒng)具有很多突出的優(yōu)點，這使它深受用戶的青睞。 （ 3） MAX+PLUSⅡ 支持 Altera 公司的多種器件，提供了業(yè)界真正與結構無關的可編程邏輯設計環(huán)境。 （ 7） 模塊化工具。 基于 MAX+PLUSⅡ的文本輸入設計操作如下： 項目建立與 VHDL 源文件的輸入 打開 MAX+plus II 軟件，如圖 所示。如果此時不選擇適配芯片的話，該軟件將自動把所有適合本電路的芯片進行編譯適配，將耗費許多時間。 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 21 項目的時序仿真 以時基產生與測頻時序控制電路的仿真為例，啟動 Max+plus II 的Wavefrom Editor 菜單，進入波形編輯窗口，如圖 所示。選擇 File\Save，單擊 OK 按鈕保存激勵信號波形。 根據 MAX+PLUSⅡ的文本輸入設計方法，可以得到數字頻率計三大模塊及整個系統(tǒng)的仿真圖。 測信號脈沖計數器的仿真，如圖 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 28 如圖 測信號脈沖計數器的仿真 在測信號脈沖計數器中，當 EN 為高電平， CLR 為低電平時對脈沖 CLK計數，輸出信號 QA， QB， QC， QD 分別代表脈沖個數的個、十、百、千位。 數字頻率計整個系統(tǒng)的仿真 第一次仿真采用測試信號 F_IN 的周期為 400us，即頻率為 2500Hz，取時基信號 CLK的頻率為 1Hz，按照頻率計的設計，應該顯示為 2500，對應的七段碼為 5B、 6D、 3F、 3F。而高準確度數字頻率計的出現，又使其進入了精密標準測量領域。系統(tǒng)分為三大模塊 ， 每個模塊均用 VHDL 語言編程實現，使大部分的電路設計工作在計算機上完成，大幅度地縮短了開發(fā)時間，提高了工作效率。 同時我要感謝前人在這方面的成果展示，沒有他們的文獻資料，我也無法完成這次設計。 USE 。 CLR:OUT STD_LOGIC。 BEGIN PROCESS ( CLK ) BEGIN IF CLK39。 END IF。 AND CLK2=39。 ELSE CLR=39。 LOCK = NOT CLK2。 USE 。 END CB10。 ELSIF CLK39。139。 END IF。 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 36 END behave。 ENTITY COUNT IS PORT(CLK, EN, CLR: IN STD_LOGIC。 COUNT10:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 SIGNAL c4:STD_LOGIC。 U1:CB10 PORT MAP(CLK,EN,CLR,QA)。 END behave。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 WHEN 0010 = LED = 1011011。 WHEN 0110 = LED = 1111101。 WHEN others = LED = 0000000。 生成的模塊圖如圖 圖 譯碼顯示電路模塊圖 鎖存與譯碼顯示控 制模塊 的 VHDL 源程序 LIBRARY IEEE。 LEDA,LEDB,LEDC,LEDD:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。139。 QDB=QD。 U1:BCD7 PORT MAP(QBB,LEDB)。 生成的模塊圖如圖 圖 圖 頂層電路的 VHDL 源程序 LIBRARY IEEE。 GE,SHI,BAI,QIAN:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 COMPONENT CTRL 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 40 PORT(CLK:IN STD_LOGIC。 QA,QB,QC,QD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 LEDA,LEDB,LEDC,LEDD:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 CLRT=CLRS。 END ART。 U1:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS)。 BEGIN ENT=ENS。 COMPONENT LOCK PORT(LOCK:IN STD_LOGIC。 END COMPONENT。 ARCHITECTURE ART OF PINLVJI IS SIGNAL ENS,LOCKS,CLRS :STD_LOGIC。 ENTITY PINLVJI IS PORT(F_IN,CLK:IN STD_LOGIC。 U4:BCD7 PORT MAP(QDB,LEDD)。 END PROCESS。 QBB=QB。 BEGIN PROCESS(LOCK) BEGIN 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 39 IF(LOCK39。 ARCHITECTURE ART OF LOCK IS SIGNAL QAB,QBB,QCB,QDB:STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENTITY LOCK IS PORT(LOCK:IN STD_LOGIC。 END PROCESS。 WHEN 1000 = LED = 1111111。 WHEN 0100 = LED = 1100110。 ARCHITECTURE behave OF BCD7 IS BEGIN PROCESS(BCD) BEGIN CASE BCD IS WHEN 0000 = LED = 0111111。 USE 。 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 37 U3:CB10 PORT MAP(c3,EN,CLR,QC)。 c3=NOT QB(3)。 SIGNAL c2:STD_LOGIC。 END COUNT。 USE 。 END IF。 ELSE COUNT10=COUNT10+39。139。139。 ENTITY CB10 IS PORT(CLK,EN,CLR:IN STD_LOGIC。 END behave。 END IF。 THEN CLR=39。 PROCESS(CLK, CLK2) BEGIN IF CLK=39。139。 END CTRL。 ENTITY CTRL IS PORT(CLK : IN STD_LOGIC。 最后我要感謝學校給了我這次設計機會，豐富了知識的同時也鍛煉了自己。 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 33 致謝 經過兩個多月來的艱苦努力，我的畢業(yè)論文終于取得了階段性的進展。 經過對設計方案的比較，本課題采用硬件描述語言 VHDL 進行數 字頻率計的設計，基本實現了所要求的各項指標。仿真波形如圖 ： 圖 系統(tǒng)第二次仿真 由多個仿真結果可以得出，系統(tǒng)的各項指標已滿足設計要求，即測量范圍為 110KHz，測量誤差控制在 1%內，響應時間在 3s 內，顯示時間超過了 15s。 鎖存與譯碼控制電路的仿真圖，如圖 圖 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 30 當 LOAD 上升沿到來時，將計數器的計數值 QA、 QB、 QC、 QD 鎖存，并將其 轉換為對應的四組七段碼 。 當 EN 為高電平時開始計數， 在EN的下降沿，產生鎖存信號 LOCK，它是 EN 取反的值，上跳沿有效，鎖存數據后，在下次 EN上升沿到來之前產生清零信號 CLR。 圖 MAX+PLUSⅡ仿真器窗口 將選中波形賦時鐘信號 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 25 單擊 Start 開始仿真，出現仿真結果報告窗口，本電路仿真結果報告中無錯誤、無警告，如圖 圖 單擊圖 按鈕 , 即可觀察電路仿真結果 系統(tǒng)設計仿真及波形分析 根據 數字頻率計 的功能要求，將 系統(tǒng) 分成 三 個小模塊 ： 時基產生與測頻時序控制電路模塊、待測信號脈沖計數電路模塊、鎖存與譯碼顯示控制電路模塊， 每個模塊分別對應輸出一種波形或實現其他控制功能。單擊 和 按鈕，選擇欲仿真的 I/O 管腳 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 22 圖 節(jié)點輸入對話框 單擊 OK 按鈕，在 Wavefrom Editor 主窗口中列出仿真電路的輸入、輸出管腳圖。 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 20 圖 編譯適配啟動 MAX+plus II\Compiler 菜單，按 Start 開始編譯，并顯示編譯結果，生成下載文件。 項目的編譯與適配 點擊 File\Project\Set Project to Current File 設置此項目為當前文件，如圖 所示。 MAX+plus II 的文本輸入設計方法 整個 數字頻率計 系統(tǒng)是 運用 MAX+PLUSⅡ 設計 的， MAX+PLUSⅡ支持多種HDL 語言的設計輸入，包括標準的 VHDL， Verillog HDL 及 Altera 公司自己開發(fā)的硬件描述 語言 AHDL。 （ 5） 完全集成化。當前 MAX+PLUSⅡ軟件提供與多種第三方 EDA工具的接口，其中主要有 Cadance， Modelsim，Synopsys FPGA axpress 和 Synplify。其豐富的圖形界面，輔之以完整的、可即時訪問的在線文檔，使設計人員能夠輕松 、愉快地掌握和使用 MAX＋PLUS II 軟件。 本次設計數字頻率計選用的開發(fā)環(huán)境是美國 ALTERA 公司自行設計開發(fā)的 EDA工具 MAX+PLUSⅡ。 U2:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS, GE,SHI,BAI,QIAN)。 LOCKT=LOCKS。 QA,QB,QC,QD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT COUNT 待測 信號 脈沖計數 模塊的引用 PORT(CLK,EN,CLR:IN STD_LOGIC。 SIGNAL QAS,QBS,QCS,QDS:STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ART。 U0:BCD7 PORT MAP(QAB,LEDA)。 QA,QB,QC,QD 鎖存到信號 QAB,QBB,QCB,QDB QCB=QC。EVENT AND LOCK=39。 COMPONENT BCD7 引用譯碼顯示模塊 BCD7 PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 其他時候輸出 0 END CASE。 WHEN 0111 = LED = 0000111。 WHEN 0011 = LED = 1001111。 當 LOAD 上升沿到來時，將計數器的計數值鎖存并將 輸出的 BCD 碼譯成相應的 7段數碼管驅動值 ， 此模塊的好處 是顯示的數據穩(wěn)定，不會由于周期性的清零信號而不斷閃爍 。 U3:CB10 PORT MAP(c3,EN,CLR,QC)。