【正文】 聲明 PORT(CLK,EN,CLR: IN STD_LOGIC。 c4=NOT QC(3)。 譯碼顯示電路的部分 VHDL 代碼： ARCHITECTURE behave OF BCD7 IS 定義結(jié)構 體 behave BEGIN PROCESS(BCD) 進程開始 BEGIN CASE BCD IS WHEN 0000 = LED = 0111111。 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 13 WHEN 1000 = LED = 1111111。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 QDB=QD。 結(jié)構體描述結(jié)束 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 14 頂層電路的設計程序 通常，當系統(tǒng)生成底層各模塊后，頂層文件的設計是用電路圖完成的，這種方法雖然較簡單，但可能使電路系統(tǒng)工作中出現(xiàn)“毛刺”，降低系統(tǒng)的可靠性。 QA,QB,QC,QD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 CLRT=CLRS。 MAX+PLUSⅡ軟件功能全面，使用方便，易懂好學，已成為最廣為接受的 EDA工具之一。 （ 2） 設計與結(jié)構無關。 硬件描述語言的優(yōu)點是效率較高，結(jié)果容易仿真，信號觀察方便，在不同的設計輸入庫之間轉(zhuǎn)換方便。如圖 圖 MAX+plus II集成編譯器窗口 電路順利地通過了編譯，至此已經(jīng)完成了一個 EDA 的設計與實現(xiàn)的整個過程。最后利用元件例化語句形成頂層電路 。設置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。應用 EDA 技術，克服了傳統(tǒng)的基于單片機的數(shù)字頻率計的諸多缺點，具有外圍電路簡單、速度快、可靠性高等優(yōu)點。 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 34 附錄：頻率計源程序及模塊圖 時基產(chǎn)生與測頻時序控制模塊 VHDL 源程序： LIBRARY IEEE。 ARCHITECTURE behave OF CTRL IS SIGNAL CLK2 : STD_LOGIC。039。 END PROCESS。 COUNT10:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 THEN IF (EN=39。 END PROCESS。 ARCHITECTURE behave OF COUNT IS COMPONENT CB10 PORT(CLK,EN,CLR: IN STD_LOGIC。 c4=NOT QC(3)。 ENTITY BCD7 IS PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 WHEN 0101 = LED = 1101101。 END behave。 COMPONENT BCD7 PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 QCB=QC。 END ART。 SIGNAL QAS,QBS,QCS,QDS:STD_LOGIC_VECTOR(3 DOWNTO 0)。 QA,QB,QC,QD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 U2:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS, GE,SHI,BAI,QIAN)。 LOCKT=LOCKS。 COMPONENT COUNT PORT(CLK,EN,CLR:IN STD_LOGIC。 ENT,LOCKT,CLRT:BUFFER STD_LOGIC。 U0:BCD7 PORT MAP(QAB,LEDA)。EVENT AND LOCK=39。 QA,QB,QC,QD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 WHEN 1001 = LED = 1101111。 WHEN 0001 = LED = 0000110。 U4:CB10 PORT MAP(c4,EN,CLR,QD)。 SIGNAL c3:STD_LOGIC。 USE 。139。 THEN COUNT10=0000。 生成的模塊圖，如圖 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 35 圖 時基產(chǎn)生與測頻時序控制模塊圖 十進制加法計數(shù)器 VHDL 源程序： LIBRARY IEEE。139。 THEN CLK2=NOT CLK2 。 EN: OUT STD_LOGIC。 非常感謝葉夢君老師的指導，葉老師總是在百忙之中抽出時間對我 們悉心指導，為我們提出了各方面的指導意見，給予了我們極大的幫助。 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 32 5 小結(jié) 數(shù)字頻率計的高速發(fā)展，使它已成為實現(xiàn)測量自動化、提高工作效率不可缺少的基礎性儀表。 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 27 待測信號脈沖計數(shù)電路模塊的仿真 十進制加法計數(shù)器的仿真，如圖 圖 十進制加法計數(shù)器的仿真 在十進制加法計數(shù)器中，當清零信號 CLR 為 1 時，計數(shù)輸出 COUNT10為 0，當計數(shù)允許信號為 1，并且 CLR 為 0 時，計數(shù)器開始對待測信號 CLK進行計數(shù)。如圖 圖 scf文件 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 23 設置仿真時間，選擇 File End Time，輸入 ，點擊 OK，如圖 圖 仿真時間輸入 選擇網(wǎng)格間距單擊 Options 菜單，選擇 Grid Sizes? ，在彈出的對話框中填入“ 500ms”，表示仿真程序的工作區(qū)中，每個豎格的間距是 500毫秒，如圖 圖 為 CLK 輸入端口添加信號：先選中 CLK 輸入端“ ”， 然后再點擊窗口左側(cè)的時鐘信號源圖標“ ” 添 加激勵波形，出現(xiàn)圖 對話窗口，并按 OK 確認 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 24 圖 保存激勵信號編輯結(jié)果。 圖 設置成工程文件 選擇當前項目文件欲設計實現(xiàn)的實際芯片進行編譯適配，點擊Assign\Device 菜單選擇芯片，如圖 對話框所示。 （ 6） MAX+PLUSⅡ軟件的設計輸入、處理、檢驗功能完全集成于可編湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 16 程邏輯開發(fā)工具內(nèi)，從而可以更快的進行調(diào)試，縮短開發(fā)周期。它具有的強大功能能夠極大的減輕設計者的負擔，使設計者可以快速的完成所需的設計。 END ART。 LEDA,LEDB,LEDC,LEDD:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 COMPONENT CTRL 時基產(chǎn)生與測頻時序控制模塊的引用 PORT(CLK:IN STD_LOGIC。 引用譯碼顯示模塊 BCD7 U1:BCD7 PORT MAP(QBB,LEDB)。139。 END PROCESS。 WHEN 0100 = LED = 1100110。 U4:CB10 PORT MAP(c4,EN,CLR,QD)。 定義全局信號 c c c4 SIGNAL c3:STD_LOGIC。 END IF。EVENT AND CLK=39。 進程結(jié)束， 產(chǎn)生清零信號 CLR LOCK = NOT CLK2。 AND CLK2=39。實際上一個完整的 VHDL 程序應具有比較固定的結(jié)構，它包括 4 個基本組成部分：庫、程序包使用說明、實體說明、與實體對應的結(jié)構體說明和配置語句說明。相比傳統(tǒng)的電路系統(tǒng)的設計方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫的設計的特點，因此設計者可以不必了解硬件結(jié)構。 國外硬件描述語言種類很多，有的從 Pascal 發(fā)展而來，也有一些從 C語言發(fā)展而來。 采用單片機進行測頻控制中，外部輸入在單片機的每個機器周期被采樣一次，檢測一次從 1到 0的 跳變至少需要 2個機器周期（ 24個振蕩周期）。這里時基信號 CLK 取為 1Hz,2 分頻后就是計數(shù)閘門信號 EN。 通過上述三種方案的比較發(fā)現(xiàn)，方案三為數(shù)字頻率計設計的最佳選擇方案。 而在電子技術中， 數(shù)字頻率計是計算機、通訊設備、音頻視頻等科研生產(chǎn)領域不可缺少的測量儀器 。應用現(xiàn)代技術可以輕松地將數(shù)字頻率計的測量上限擴展到微波頻段。 數(shù)字頻率計是用數(shù)字顯示被測信號頻率的儀器，被測信號可以是正弦波，方波或其他周期性變化的信號。 課題簡介 在硬件 進入 20世紀 90 年代，隨著硬件描述語言的標準化得到進一步的確立，計算機輔助工程，輔助分析和輔助設計在電子技術領域獲得更加廣泛的應用，與此同時電子技術在通信，計算機及家電產(chǎn)品生產(chǎn)中的市場湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 2 需求和技術需求，極大地推動了全新的電子設計 自動化技術的應用和發(fā)展。這種設計方法在系統(tǒng)的設計后期進行仿真和調(diào)試，一旦考慮不周，系統(tǒng)設計存在較大缺陷，就有可能重新設計系統(tǒng)，使設計周期大大增加。該設計方法與傳統(tǒng)的設計方法相比 ,具有外圍電路簡單 ,程序修改靈活和調(diào)試容易等特點 ,實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。學號 編號 研究類型 應用研究 分類號 TQ312 學士學位論文（設計） Bachelor’s Thesis 論文題目 基于 VHDL 數(shù)字頻率計的設計與仿真 作者姓名 指導教師 所在院系 專業(yè)名稱 電氣工程及其自動化 完成時間 2020 年 5 月 20 日 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 湖北師范學院學士學位論文（設計）誠信承諾書 中文題目：基于 VHDL 數(shù)字頻率計的設計與仿真 外文題目： Digital frequency meter based on VHDL Design and Simulation 學生姓名 學 號 院系專業(yè) 控制科學與工程系 電氣工程及其自動化專業(yè) 班 級 學 生 承 諾 我承諾在畢業(yè)論文（設計）活動中遵守學校有關規(guī)定，恪守學術規(guī)范，本人畢業(yè)論文（設計）內(nèi)容除特別注明和引用外，均為本人觀點，不存在剽竊、抄襲他人學術成果，偽造、篡改實驗數(shù)據(jù)的情況。 關鍵字 ： VHDL。電子設計自動化 EDA（ Electronic Design Automation）技術是現(xiàn)代電子工程領域的一門新技術， 是一種以計算機為基本工作平臺 ,利用計算機圖形學拓撲邏輯學、計算數(shù)學以致人工智能學等多種計算機應用科學的最新成果而開發(fā)出來的一整套軟件工具 。特別是集成電路設計工藝步入超深亞微米階段，百萬門以上的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以及基于計算機技術的面向用戶的低成本大規(guī)模 ASIC 設計技術的應用，促進了 EDA 技術的形成。如配以適當?shù)膫鞲衅鳎梢詫Χ喾N物理量進行測試， 比如機械振動的頻率，轉(zhuǎn)速、聲音的頻率及產(chǎn)品的計件等。 隨著科學技術的發(fā)展，用戶對數(shù)字頻率計也提出了新的要求。數(shù)字頻率計如此廣泛的應用，使得 分析掌握它的工作原理和技術指標成為一項重要的技術工作。 湖北師范學院 2020 屆控制科學與工程系學士學位論文（設計） 5 2 數(shù)字頻率計的綜合設計 設計原理 數(shù)字頻率計的基本原理是用一個頻 率穩(wěn)定度高的頻率源作為基準時鐘 ,對比測量其他信號的頻率。 當 EN 為高電平時開始計數(shù)， 在 EN 的下降沿， 要產(chǎn)生