【正文】 ic principle of frequency meter, using topdown design, and programming the control, respectively, counting, latch, decoder circuit modules such as VHDL text description, so that each circuit module and the device is in text form , and then pile, waveform analysis, simulation, debugging to improve the function of each device. Produced a single device, will they generate library files, and generates a corresponding symbol, the final language will have generated libraries of various devices connected to each port, the main circuit to form the system software structure. The design method and the traditional design method, a simple peripheral circuits, application to modify the characteristics of a flexible and easy to debug, hardwaresoftware implementation of digital systems. Keywords: VHDL。 學(xué)生（簽名）： 年 月 日 指導(dǎo)教師承諾 我承諾在指導(dǎo)學(xué)生畢業(yè)論文（設(shè)計(jì)）活動(dòng)中遵守學(xué)校有關(guān)規(guī)定，恪守學(xué)術(shù)規(guī)范，經(jīng)過本人核查，該生畢業(yè)論文（設(shè)計(jì)）內(nèi)容除特 別注明和引用外，均為該生本人觀點(diǎn)，不存在剽竊、抄襲他人學(xué)術(shù)成果，偽造、篡改實(shí)驗(yàn)數(shù)據(jù)的現(xiàn)象。根據(jù)頻率計(jì)的基本原理 , 運(yùn)用自頂向下的設(shè)計(jì)思想 ,編程時(shí)分別對控制、計(jì)數(shù)、鎖存、譯碼等電路模塊進(jìn)行 VHDL 文 本描述 ,使每個(gè)電路模塊以及器件都以文本的形式出現(xiàn) ,然后通過編譯、波形分析、仿真、調(diào)試來完善每個(gè)器件的功能。從傳統(tǒng)的應(yīng)用中小規(guī)模芯片構(gòu)成系統(tǒng)到廣泛地應(yīng)用單片機(jī)，直至今天FPGA/CPLD在系統(tǒng)設(shè)計(jì)中的應(yīng)用，電子技術(shù)已邁入一個(gè)全新的階段。以 MAX+plus II軟件為設(shè)計(jì)平臺，采用 VHDL語言實(shí)現(xiàn)的數(shù)字頻率計(jì)， 避免了用電路圖設(shè)計(jì)時(shí)所引起的毛刺現(xiàn)象 ， 改變了以往數(shù)字電路小規(guī)模多器件組合的設(shè)計(jì)方法。 在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得更為重要。早期，設(shè)計(jì)師們追求的目標(biāo)主要是擴(kuò)張測量范圍，再加上提高測量精度、穩(wěn)定度等，這些也是人們衡量數(shù)字頻率的技術(shù)水平，決定數(shù)字頻率計(jì)價(jià)格湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 3 高低的主要依據(jù)。 課題設(shè)計(jì)意義和目的 在信息技術(shù)高度發(fā)展的今天，電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢。采用這種方案優(yōu)點(diǎn)是成熟的單片機(jī)技術(shù)、運(yùn)算功能較強(qiáng)、軟件編程靈活、自由度大、設(shè)計(jì)成本也較低、缺點(diǎn)是顯而易見的，在傳統(tǒng)的單片機(jī)設(shè)計(jì)系統(tǒng)中必須使用許多分立元件組成單片機(jī)的外圍電路，整個(gè)系統(tǒng)顯得十分復(fù)雜，并且單片機(jī)的頻率不能做的很高，使得測量精度大大降低。一般取 1s作為閘門時(shí)間 。鎖存與譯碼顯示電路的功能是對四位 BCD 碼進(jìn)行鎖存，并將其轉(zhuǎn)換為對應(yīng)的四組七段碼，用于驅(qū)動(dòng)數(shù)碼管。目前利用硬件描述語言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計(jì)。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL 具有 多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設(shè)計(jì)的特點(diǎn)。系統(tǒng)的湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 9 功能驗(yàn)證完成后，將抽象的高層設(shè)計(jì)自頂向下逐級細(xì)化，直到與所用可編程邏輯器件相對應(yīng)的邏輯描述。 進(jìn)程結(jié)束 PROCESS(CLK, CLK2) 進(jìn)程開始 BEGIN IF CLK=39。 END IF。 THEN COUNT10=0000。139。 END COMPONENT。 U2:CB10 PORT MAP(c2,EN,CLR,QB)。 WHEN 0010 = LED = 1011011。 0到 9的七段譯碼 WHEN others = LED = 0000000。 BEGIN PROCESS(LOCK) BEGIN IF(LOCK39。 END PROCESS。 頂層電路的部分 VHDL 代碼： ARCHITECTURE ART OF PINLVJI IS 定義結(jié)構(gòu)體 ART SIGNAL ENS,LOCKS,CLRS :STD_LOGIC。 COMPONENT LOCK 鎖存與譯碼顯示控制模塊的 PORT(LOCK:IN STD_LOGIC。 U1:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS)。它所提供的靈活性和高效性是無可比擬的。 （ 4） 可在多種平臺上運(yùn)行。 圖 Max+Plus II啟動(dòng)界面 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 17 打開 File\New 菜單，彈出設(shè)計(jì)輸入選擇窗口，如下圖 所示： 圖 選擇 Text Editor File，單擊 OK 按鈕，打開文本編輯器，進(jìn)入文本設(shè)計(jì)輸入編輯狀態(tài)，如下圖 所示： 圖 圖形編輯文件 元件符號編輯文件 文本編輯文件 波形編輯文件 文本編輯器窗口 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 18 選擇存盤命令，在 File Name 框中鍵入文件名，選擇擴(kuò)展名為 .vhd，如圖 圖 在文本編輯區(qū)內(nèi)鍵入程序，例如，用 VHDL 語言完成時(shí)基產(chǎn)生與測頻時(shí)序控制電路 ,如圖 圖 文本編輯窗口 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 19 保存文件，選擇 File Save， 到此為止，一個(gè)新的 VHDL 語言的工程文件編輯結(jié)束 。 圖 點(diǎn)擊 Node\Enter Nodes from SNF? 菜單，出現(xiàn)如圖 所示對話窗口。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 26 時(shí)基產(chǎn)生與測頻時(shí)序控制模塊的仿真 圖 如圖 ，在時(shí)基產(chǎn)生與測頻時(shí)序控制模塊仿真圖中， 控制信號 CLK取為 1Hz， 2分頻后 得到計(jì)數(shù)閘門信號 EN。仿真波形如圖 ： 圖 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 31 第二次仿真采用測試信號 F_IN 的周期為 ，即頻率為 5Hz，取時(shí)基信號 CLK 的頻率為 1Hz，按照頻率計(jì)的設(shè)計(jì)，應(yīng)該顯示為 0005，對應(yīng)的七段碼為 3F、 3F、 3F、 6D。系統(tǒng)仿真使用的 MAX+PLUSⅡ軟件，功能全面，使用方便，易懂好學(xué)，已成為最廣為接受的 EDA 工具之一。 USE 。EVENT AND CLK=39。039。 EN=CLK2。 ARCHITECTURE behave OF CB10 IS BEGIN PROCESS(CLK,CLR,EN) BEGIN IF CLR=39。) THEN IF (COUNT10=1001)THEN COUNT10=0000。 生成的模塊圖如圖 圖 待測脈沖計(jì)數(shù)模塊 VHDL 源程序： LIBRARY IEEE。 END COMPONENT。 U2:CB10 PORT MAP(c2,EN,CLR,QB)。 END。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 38 WHEN 0111 = LED = 0000111。 USE 。 END COMPONENT。 END IF。 USE 。 EN,LOCK,CLR:OUT STD_LOGIC)。 END COMPONENT。 生成的模塊圖如圖 圖 頂層電路模塊圖 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 41 參考文獻(xiàn) [1]朱正偉 .EDA 技術(shù)及應(yīng)用 [M].北京 :清華大學(xué)出版社 ,2020. [2]李國洪 ,沈明山 .可編程器件 EDA 技術(shù)與實(shí)踐 [M].北京 :機(jī)械工業(yè)出版社 ,2020. [3]潘松 ,黃繼業(yè) .EDA 技術(shù)實(shí)用教程 [M].北京 :科學(xué)出版社 ,2020. [4]程源，祝洪峰 .基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì)與制作 [J].電子制作 ，2020(1):3436 [5]吳海明 ,王偉 .基于單片機(jī)與 FPGA 的等精度頻率計(jì)設(shè)計(jì) [J].兵工自動(dòng)化 ,2020,28(3):7980 [6]饒成明 ,馬希 .基于 FPGA 的多功能全同步數(shù)字頻率計(jì)設(shè)計(jì) [J].現(xiàn)代電子技術(shù) ,2020(2):151153 [7]潘松 ,王國棟 .VHDL 實(shí)用教程 [M].成都 : 電子科技學(xué)出版社 , 2020. [8]朱運(yùn)利 ,孫麗霞 ,陳思海 .EDA 技術(shù)應(yīng)用 [M].北京 : 電子工業(yè)出版社 , 2020. [9]王振紅 .VHDL 數(shù)字電路設(shè)計(jì)與應(yīng)用實(shí)踐教程 [M].北京 :機(jī)械工業(yè)出版社 , 2020. [10]譚會(huì)生 .EDA 技術(shù)及應(yīng)用 [M].西安 :西安電子科技大學(xué)出版社 ,2020. [11]辛春艷 . VHDL硬件描述語言 [M]. 國防工業(yè)出版社， 2020. [12]李國麗，朱維勇 . EDA與數(shù)字系統(tǒng)設(shè)計(jì) [M] 北京：機(jī)械工業(yè)出版社， [13]蔡明生 .電子設(shè)計(jì) .[M]．北京：高等教育出版社， 1997 [14] 齊洪喜，陸穎 .VHDL 電路設(shè)計(jì)實(shí)用教程 .清華大學(xué)出版社 .2020 年 [15] 盧毅、賴杰 . VHDL與數(shù)字電路設(shè)計(jì) [M]. 科學(xué)出版社 .2020（ 10） 3138 [16] 林明權(quán) .VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例 .電子工業(yè)出版社 .2020,224241 [17] 張璟 .數(shù)字頻率計(jì)的 VHDL 源文件設(shè)計(jì)與仿真 .中國水運(yùn)（理論版） .2020, [18] 王振紅，錢飛 .基于 VHDL 語言的數(shù)字頻率計(jì)的設(shè)計(jì) .微電子學(xué) . 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 42 [19] 潘明 .基于復(fù)雜可編程邏輯器件的數(shù)字頻率計(jì)設(shè)計(jì) .廣西學(xué)院學(xué)報(bào) .2020， [20] 趙明富 ， 李立軍 .EDA 技術(shù)基礎(chǔ) .北京：北京大學(xué)出版社， 2020 [21] J. Tierney, . Rader and B. Gold. A Digital Frequency Synthesizer. IEEE Trans. Audio Electroacoust,1971, Vol. AU19, p48 [22] Altera +plus II Handbook 2020 [23] Altera Corporation. Operating Requirementsfor Altera Deviee. HTTP: //WWW. A LTERA. COM [24][J].Ele,(5) [24]Bob Zeidman,Verilog Designer’ s Library,Prentice,1998