【正文】 的設(shè)計方法相比 ,具有外圍電路簡單 ,程序修改靈活和調(diào)試容易等特點 ,實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。 指導(dǎo)教師（簽名）： 年 月 日 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 目錄 1 緒論 ........................................................ 1 課題簡介 ............................................... 1 課題研究背景 ........................................... 2 課題設(shè)計意義和目的 ..................................... 3 2 數(shù)字頻率計的綜合設(shè)計 ........................................ 5 設(shè)計原理 ............................................... 5 設(shè)計功能 ............................................... 5 設(shè)計思路 ............................................... 6 3 利用 VHDL 語言設(shè)計頻率計 ..................................... 8 VHDL 語言介紹 .......................................... 8 頻率計的設(shè)計程序 ....................................... 9 4 數(shù)字頻率計的仿真及波形分析 ................................. 15 MAX+PLUS II 軟件簡介 .................................. 15 MAX+plus II 的文本輸入設(shè)計方法 ........................ 16 系統(tǒng)設(shè)計仿真及波形分析 ................................ 25 5 小結(jié) ....................................................... 32 致謝 ........................................................... 33 附錄：頻率計源程序及模塊圖 ..................................... 34 參考文獻 ....................................................... 41 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 基于 VHDL 數(shù)字頻率計的設(shè)計與仿真 摘要 ： 數(shù)字頻率計是數(shù)字電路中的一個典型應(yīng)用，實際的硬件設(shè)計用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差 。學(xué)號 編號 研究類型 應(yīng)用研究 分類號 TQ312 學(xué)士學(xué)位論文（設(shè)計） Bachelor’s Thesis 論文題目 基于 VHDL 數(shù)字頻率計的設(shè)計與仿真 作者姓名 指導(dǎo)教師 所在院系 專業(yè)名稱 電氣工程及其自動化 完成時間 2020 年 5 月 20 日 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 湖北師范學(xué)院學(xué)士學(xué)位論文（設(shè)計）誠信承諾書 中文題目：基于 VHDL 數(shù)字頻率計的設(shè)計與仿真 外文題目： Digital frequency meter based on VHDL Design and Simulation 學(xué)生姓名 學(xué) 號 院系專業(yè) 控制科學(xué)與工程系 電氣工程及其自動化專業(yè) 班 級 學(xué) 生 承 諾 我承諾在畢業(yè)論文（設(shè)計）活動中遵守學(xué)校有關(guān)規(guī)定，恪守學(xué)術(shù)規(guī)范，本人畢業(yè)論文（設(shè)計）內(nèi)容除特別注明和引用外，均為本人觀點，不存在剽竊、抄襲他人學(xué)術(shù)成果，偽造、篡改實驗數(shù)據(jù)的情況。本課題介紹一種運用 MAX+PLUSⅡ 軟件 基于 VHDL 的采用自頂而下 (up to bottom ) 設(shè)計方法實現(xiàn)的數(shù)字頻率計。 關(guān)鍵字 ： VHDL。 MAX+PLUSⅡ 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 1 基于 VHDL 數(shù)字頻率 計的設(shè)計與仿真 1 緒論 在信息技術(shù)高度發(fā)展的今天，電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢。電子設(shè)計自動化 EDA（ Electronic Design Automation）技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)， 是一種以計算機為基本工作平臺 ,利用計算機圖形學(xué)拓撲邏輯學(xué)、計算數(shù)學(xué)以致人工智能學(xué)等多種計算機應(yīng)用科學(xué)的最新成果而開發(fā)出來的一整套軟件工具 。在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、 測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得更為重要。特別是集成電路設(shè)計工藝步入超深亞微米階段，百萬門以上的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以及基于計算機技術(shù)的面向用戶的低成本大規(guī)模 ASIC 設(shè)計技術(shù)的應(yīng)用，促進了 EDA 技術(shù)的形成。因此在實際應(yīng)用中越來越廣泛。如配以適當(dāng)?shù)膫鞲衅?，可以對多種物理量進行測試， 比如機械振動的頻率，轉(zhuǎn)速、聲音的頻率及產(chǎn)品的計件等。 課題研究背景 數(shù)字頻率計是一種基礎(chǔ)測量儀器 ,到目前為止已有 30多年的發(fā)展史。 隨著科學(xué)技術(shù)的發(fā)展，用戶對數(shù)字頻率計也提出了新的要求。 應(yīng)用計數(shù)法原理，即 在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù) 制成的數(shù)字式頻率測量儀器具 有精度高、測量范圍寬、便于實現(xiàn)測量過程自動化等一系列的突出特點。數(shù)字頻率計如此廣泛的應(yīng)用，使得 分析掌握它的工作原理和技術(shù)指標(biāo)成為一項重要的技術(shù)工作。 方案二：采用單片機進行測頻控制 單片機技術(shù)比較成熟，功能也比較強大，被測信號經(jīng)放大整形后送入測頻電路，由單片機對測頻電 路的輸入信號進行處理，得出相應(yīng)的數(shù)據(jù)送至顯示器顯示。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 5 2 數(shù)字頻率計的綜合設(shè)計 設(shè)計原理 數(shù)字頻率計的基本原理是用一個頻 率穩(wěn)定度高的頻率源作為基準(zhǔn)時鐘 ,對比測量其他信號的頻率。閘門時間越短 ,測得的頻率值刷新就越快 ,但測得的頻率精度就受影響。 當(dāng) EN 為高電平時開始計數(shù)， 在 EN 的下降沿， 要產(chǎn)生一個鎖存信號 LOCK（它是 EN 取反的 值，上跳沿有效），鎖存數(shù)據(jù)后，還要在下次EN上升沿到來之前產(chǎn)生清零信號 CLR。 鎖存與譯碼顯示控制模塊 鎖存與譯碼顯示控制模塊用于實現(xiàn)記憶顯示，在測量過程中不刷新新的數(shù)據(jù)，直到測量過程結(jié)束后，鎖存顯示測 量結(jié)果，并且保存到下一次測量結(jié)束。所以最大計數(shù)速率為時鐘速率的 1/24，使用 12MHz 時，最大速率為 500KHz由于 時鐘頻率不高 而 導(dǎo)致測頻速度比較慢，并且在這種設(shè)計中，由于 PCB湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 7 版的集成度不高，導(dǎo)致 PCB 板走線長，因此難以提高計數(shù)器的工作頻率。 由具體設(shè)計過程進一步說明，采用 VHDL 設(shè)計的頻率計效果最佳 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 8 3 利用 VHDL 語言設(shè)計頻率計 VHDL 語言介紹 硬件描述語言（ hardware description language,HDL）是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。有些 HDL 成為 IEEE 標(biāo)準(zhǔn)，但大部 分是企業(yè)標(biāo)準(zhǔn)。 VHDL（ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982 年，是由美國國防部開發(fā)的一種快設(shè)計電路的工具，目前已成為 IEEE 的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。 VHDL 語言覆蓋面廣，描述能力強，能支持硬件的設(shè)計、驗證、綜合和測試，是一種多層次的硬件描述語言。 運用 VHDL 語言設(shè)計系統(tǒng)一般采用自頂向下分層設(shè)計的方法，首先從系統(tǒng)級功能設(shè)計開始，對系統(tǒng)高層模塊進行行為描述和功能仿真。其中，庫、程序包使用說明用于打開（調(diào)用）本設(shè)計實體將要用到的庫程序包；實體說明用于描述所設(shè)計的系統(tǒng)的外部接口信號或引腳，是可視部分；結(jié)構(gòu)體說明用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為，建立輸入和輸出之間的關(guān)系， 是不可視部分；配置說明語句主要用于以層次化方式中對特定的設(shè)計實體進行元件例化，或是為實體選定某個特定的結(jié)構(gòu)體 頻率計的設(shè)計程序 本設(shè)計采用自頂向下的設(shè)計方法，將任務(wù)分解為三大功能模塊： 時基產(chǎn)生與測頻時序控制電路模塊、待測信號脈沖計數(shù)電路模塊、鎖存與譯碼顯示控制電路模塊 ， 編程時分別對控制、計數(shù)、鎖存、譯碼等電路模塊進行 VHDL 文本描述 ,最后用語言將各個已生成庫文件的器件的各個端口連設(shè)計實體 庫、程序包使用說明 實體（ ENTITY） 結(jié)構(gòu)體（ ARCHITECTURE） 配置（ CONFIGURATION） GENERIC 類屬說明 PORT 端口說明 結(jié)構(gòu)體說明 結(jié)構(gòu)體 功能描述 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 10 接在一起，形成系統(tǒng)主電路的軟件結(jié)構(gòu)。 CLK2 是 時基信號 CLK 的二分頻 END PROCESS。039。039。 EN=CLK2。139。139。 若計數(shù)值已到 9，則變?yōu)?0 ELSE 否則計數(shù)值加一 COUNT10=COUNT10+39。 END IF。 COUNT10:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 SIGNAL c4:STD_LOGIC。 U1:CB10 PORT MAP(CLK,EN,CLR,QA)。 引用模塊 CB10 END behave。 WHEN 0001 = LED = 0000110。 WHEN 0101 = LED = 1101101。 WHEN 1001 = LED = 1101111。 進程結(jié)束 END behave。 END COMPONENT。)THEN QAB=QA。 END IF。 將計數(shù)器輸出的四位 U2:BCD7 PORT MAP(QCB,LEDC)。因此，數(shù)字頻率計的頂層文件采用文本形式來編寫，即用 VHDL語言來描述三大模塊的連接，從而避免了系統(tǒng)在工作中出現(xiàn)“毛刺”現(xiàn)象，使系統(tǒng)的穩(wěn)定度和可靠性均得到提高。 EN,LOCK,CLR:OUT STD_LOGIC)。 END COMPONENT。 END COMPONENT。 U0:CTRL PORT MAP(CLK,ENS,LOCKS,CLRS)。 結(jié)構(gòu)體描述結(jié)束 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 15 4 數(shù)字頻率計的仿真及波形分析 EDA 技術(shù)既指輔助人們進行電子工程設(shè)計的各種自動化軟件，也指人們進行大規(guī)模電子設(shè)計時采用的 EDA 軟件的綜合性方法的系統(tǒng)性策略。 MAX+PLUS II 軟件簡介 MAX+PLUSⅡ的全稱是 Multiple Array Matrix and Programmable Logic User SystemⅡ（多陣列矩陣及可編程邏輯用戶系統(tǒng)Ⅱ）， ALTERA 公司的MAX+PLUS II 開發(fā)系統(tǒng)是一個完全集