【正文】 時分別對控制、計數(shù)、鎖存、譯碼等電路進行 VHDL 文本描述 ,使每個電路模塊以及器件都以文本的形式出現(xiàn) ,然后通過編譯、波形分析、仿真、調(diào)試來完善每個器件的功能。單個器件制作完成后 ,將它們生成庫文件 ,并產(chǎn)生相應(yīng)的符號 ,最后用語言將各個已生成庫文件的器件的各個端口連接在一起 ,從而形成了系統(tǒng)主電路的軟件結(jié)構(gòu)。該設(shè)計方法與傳統(tǒng)的設(shè)計方法相比 ,具有外圍電路簡單 ,程序修改靈活 和調(diào)試容易等特點。 課題研究背景 數(shù)字頻率計是一種基礎(chǔ)測量儀器 ,到目前為止已有 30多年的發(fā)展史。早期，設(shè)計師們追求的目標主要是擴張測量范圍，再加上提高測量精度、穩(wěn)定度等，這些也是人們衡量數(shù)字頻率的技術(shù)水平，決定數(shù)字頻率計價格湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 3 高低的主要依據(jù)。目前這些基本技術(shù)日趨完善，成熟。應(yīng)用現(xiàn)代技術(shù)可以輕松地將數(shù)字頻率計的測量上限擴展到微波頻段。 隨著科學(xué)技術(shù)的發(fā)展，用戶對數(shù)字頻率計也提出了新的要求。對于低檔產(chǎn)品要求使用操作方便，量程足夠?qū)挘煽啃愿?，價格低，面對于中高檔產(chǎn)品，則要求有高分辨率，高精度，高穩(wěn)定度，高測量速率 ，除通常通用頻率計所具有的功能外，還要有數(shù)據(jù)處理功能，統(tǒng)計分析功能，時域分析功能等等，或者包含電壓測量等其他功能，這些要求有的已經(jīng)實現(xiàn)或者部分實現(xiàn)，但要真正完美的實現(xiàn)這些目標，對于生產(chǎn)廠家來說，還有許多工作要做，而不是表面看來似乎發(fā)展到頭了。 數(shù)字頻率計 測頻有兩種方式：一是直接測頻法，即在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)；二是間接測頻法，如周期測頻法。直接測頻法適用于高頻信號的頻率測量，間接測頻法適用于低頻信號的頻率測量。 應(yīng)用計數(shù)法原理，即 在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù) 制成的數(shù)字式頻率測量儀器具 有精度高、測量范圍寬、便于實現(xiàn)測量過程自動化等一系列的突出特點。 課題設(shè)計意義和目的 在信息技術(shù)高度發(fā)展的今天，電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢。從傳統(tǒng)的應(yīng)用中小規(guī)模芯片構(gòu)成系統(tǒng)到廣泛地應(yīng)用單片機，直至今天FPGA/CPLD 在系統(tǒng)設(shè)計中的應(yīng)用，電子技術(shù)已邁入一個全新的階段。 而在電子技術(shù)中， 數(shù)字頻率計是計算機、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器 。數(shù)字頻率計如此廣泛的應(yīng)用，使得 分析掌握它的工作原理和技術(shù)指標成為一項重要的技術(shù)工作。 通常數(shù)字頻率計的設(shè)計可分為三種方案 方案一：采用小規(guī)模數(shù)字集成 電路制作 被測信號經(jīng)過放大整形變換為脈沖信號后加到主控門的輸入端，時基信號經(jīng)控制電路產(chǎn)生閘門信號送至主控門，只有在閘門信號采樣期間輸入信號才通過主控門，若時基信號周期為 T，進入計數(shù)器的輸入脈沖數(shù)為 N，則被信號的測頻率其頻率 F=N/T。秒脈沖信號由石英振蕩器和一個多級分頻器共同決定，計數(shù)器顯示電路采用七段共陰極 LED 數(shù)湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 4 碼管。此設(shè)計方法連線比較復(fù)雜，產(chǎn)生延時比較大的，造成測量誤差、可靠性差。 方案二：采用單片機進行測頻控制 單片機技術(shù)比較成熟，功能也比較強大，被測信號經(jīng)放大整形后送入測頻電路，由單片機對測頻電 路的輸入信號進行處理，得出相應(yīng)的數(shù)據(jù)送至顯示器顯示。采用這種方案優(yōu)點是成熟的單片機技術(shù)、運算功能較強、軟件編程靈活、自由度大、設(shè)計成本也較低、缺點是顯而易見的，在傳統(tǒng)的單片機設(shè)計系統(tǒng)中必須使用許多分立元件組成單片機的外圍電路，整個系統(tǒng)顯得十分復(fù)雜，并且單片機的頻率不能做的很高，使得測量精度大大降低。 方案三： 采用 VHDL 編程設(shè)計實現(xiàn)的數(shù)字頻率計 利用 VHDL（ 超高速集成電路硬件描述語言 ) 工業(yè)標準硬件描述語言 , 采用自頂向下 ( Top to Down)和基于庫 ( Library based)的設(shè)計 , 避免了用電路圖設(shè)計時所引起的毛刺現(xiàn)象 ， 改變了以往數(shù)字電路小規(guī)模多器件組合的設(shè)計方法 ，使系統(tǒng)大大簡化 , 提高了整體的性能和可靠性。 通過上述三種方案的比較發(fā)現(xiàn)，方案三為數(shù)字頻率計設(shè)計的最佳選擇方案。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 5 2 數(shù)字頻率計的綜合設(shè)計 設(shè)計原理 數(shù)字頻率計的基本原理是用一個頻 率穩(wěn)定度高的頻率源作為基準時鐘 ,對比測量其他信號的頻率。通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù) ,即閘門時間為 1 s。閘門時間可以根據(jù)需要取值 ,大于或小于 1 s 都可以。閘門時間越長 ,得到的頻率值就越準確 ,但閘門時間越長 ,則每測一次頻率的 間隔就越長。閘門時間越短 ,測得的頻率值刷新就越快 ,但測得的頻率精度就受影響。一般取 1s作為閘門時間 。 根據(jù)數(shù)字頻率計的基本原理，本設(shè)計方案分三個模塊來實現(xiàn)其功能，即整個數(shù)字頻率計系統(tǒng)分為 時基產(chǎn)生與測頻時序控制電路模塊、待測信號脈沖計數(shù)電路模塊、鎖存與譯碼顯示控制電路模塊 等幾個單元，并且分別用 VHDL 硬件描述語言對其進行編程，實現(xiàn)了控制電路、計數(shù)電路、鎖存與譯碼顯示電路，其原理框圖如圖 圖 設(shè)計功能 設(shè)計一個四位十 進制的數(shù)字頻率計，功能如下： 測量范圍： 1Hz10kHz 測量誤差≤ 1% 響應(yīng)時間≤ 3s 顯示時間不少于 15s 具有記憶顯示的功能，即在測量過程中不刷新數(shù)據(jù)，等測量過程結(jié)束后才顯示測量結(jié)果，給出待測信號的頻率值，并保存到下一次測量結(jié)束 待測信號 計數(shù)器 譯碼驅(qū)動電路 鎖存器 數(shù)碼管顯示 測頻控制信號發(fā)生器 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 6 設(shè)計思路 時基產(chǎn)生于測頻時序控制模塊 時基產(chǎn)生與測頻時序控制模塊主要產(chǎn)生計數(shù)允許信號 EN、清零信號CLR 和鎖存信號 LOCK。這里時基信號 CLK 取為 1Hz,2 分頻后就是計數(shù)閘門信號 EN。 當(dāng) EN 為高電平時開始計數(shù)， 在 EN 的下降沿， 要產(chǎn)生一個鎖存信號 LOCK（它是 EN 取反的 值，上跳沿有效），鎖存數(shù)據(jù)后，還要在下次EN上升沿到來之前產(chǎn)生清零信號 CLR。 待測信號脈沖計數(shù)模塊 待測信號脈沖計數(shù)模塊是對輸入脈沖信號的頻率進行測量，由 4個十進制加法計數(shù)器組成，其中 EN 為計數(shù)選通控制信號， CLR 為計數(shù)器清零信號。在計數(shù)器清零信號 CLR 清零后，當(dāng)計數(shù)選通控制信號 EN 有效時，開始對待測信號進行計數(shù)。如果計數(shù)選通控制信號 EN 的寬度為 1s，那么計數(shù)結(jié)果就為待測信號的頻率。 鎖存與譯碼顯示控制模塊 鎖存與譯碼顯示控制模塊用于實現(xiàn)記憶顯示，在測量過程中不刷新新的數(shù)據(jù)，直到測量過程結(jié)束后，鎖存顯示測 量結(jié)果，并且保存到下一次測量結(jié)束。鎖存與譯碼顯示電路的功能是對四位 BCD 碼進行鎖存，并將其轉(zhuǎn)換為對應(yīng)的四組七段碼，用于驅(qū)動數(shù)碼管。 采用小規(guī)模集成電路設(shè)計的頻率計中， 各模塊需要多種集成塊及電容電阻形成，例如時基信號需要用 定時器 555 構(gòu)成的多諧振蕩器產(chǎn)生， 清零信號和閘門控制信號需要用到計數(shù)分頻、與非門、穩(wěn)態(tài)觸發(fā)器等集成塊，計數(shù)、鎖存、譯碼電路都需要用到專門的集成塊以及與非門，各個模塊間的連線也相當(dāng)復(fù)雜，精度低，可靠性差。 采用單片機進行測頻控制中，外部輸入在單片機的每個機器周期被采樣一次，檢測一次從 1到 0的 跳變至少需要 2個機器周期（ 24個振蕩周期）。所以最大計數(shù)速率為時鐘速率的 1/24，使用 12MHz 時，最大速率為 500KHz由于 時鐘頻率不高 而 導(dǎo)致測頻速度比較慢，并且在這種設(shè)計中，由于 PCB湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 7 版的集成度不高，導(dǎo)致 PCB 板走線長，因此難以提高計數(shù)器的工作頻率。 基于 VHDL 的采用自頂而下設(shè)計方法實現(xiàn)的數(shù)字頻率計。該設(shè)計方法具有外圍電路簡單 , 程序修改靈活和調(diào)試容易等特點。特別是在設(shè)計的初期階段可以通過軟件仿真來預(yù)知設(shè)計方案的可行性 , 便于及時的調(diào)整設(shè)計方案 , 避免了傳統(tǒng)方法到項目開發(fā)的后期才發(fā)現(xiàn)方案不妥 , 從而 造成人力、物力的浪費。 由具體設(shè)計過程進一步說明，采用 VHDL 設(shè)計的頻率計效果最佳 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 8 3 利用 VHDL 語言設(shè)計頻率計 VHDL 語言介紹 硬件描述語言（ hardware description language,HDL）是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。目前利用硬件描述語言可以進行數(shù)字電子系統(tǒng)的設(shè)計。隨著研究的深入，利用硬件描述語言進行模擬電子系統(tǒng)設(shè)計或混合電子系統(tǒng)設(shè)計也正在探索中。 國外硬件描述語言種類很多，有的從 Pascal 發(fā)展而來，也有一些從 C語言發(fā)展而來。有些 HDL 成為 IEEE 標準，但大部 分是企業(yè)標準。 VHDL 來源于美國軍方，其他的硬件描述語言則多來源于民間公司。在我國比較有影響的有兩種硬件描述語言： VHDL 語言和 Verilog HDL 語言。這兩種語言已成為 IEEE 標準語言。 VHDL（ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982 年，是由美國國防部開發(fā)的一種快設(shè)計電路的工具，目前已成為 IEEE 的一種工業(yè)標準硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計方法， VHDL 具有 多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設(shè)計的特點。并且已經(jīng)成為系統(tǒng)描述的國際公認標準，得到眾多 EDA公司的支持。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫的設(shè)計的特點，因此設(shè)計者可以不必了解硬件結(jié)構(gòu)。 VHDL 語言覆蓋面廣，描述能力強，能支持硬件的設(shè)計、驗證、綜合和測試，是一種多層次的硬件描述語言。其設(shè)計描述可以是描述電路具體組成的結(jié)構(gòu)描述，也可以是描述電路功能的行為描述。這些描述可以從最 抽象的系統(tǒng)級直到最精確的邏輯級，甚至門級。 VHDL 對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實現(xiàn)可編程的專用集成電路的設(shè)計。 運用 VHDL 語言設(shè)計系統(tǒng)一般采用自頂向下分層設(shè)計的方法，首先從系統(tǒng)級功能設(shè)計開始，對系統(tǒng)高層模塊進行行為描述和功能仿真。系統(tǒng)的湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 9 功能驗證完成后，將抽象的高層設(shè)計自頂向下逐級細化，直到與所用可編程邏輯器件相對應(yīng)的邏輯描述。 圖 VHDL程序設(shè)計基本結(jié)構(gòu) VHDL 語言結(jié)構(gòu)如圖 ，一個相對完整的 VHDL 程序（或稱設(shè)計實體）至少應(yīng)包括兩個基本組成部分：即實體說明和實體相對應(yīng)的結(jié)構(gòu)體說明。實際上一個完整的 VHDL 程序應(yīng)具有比較固定的結(jié)構(gòu)，它包括 4 個基本組成部分：庫、程序包使用說明、實體說明、與實體對應(yīng)的結(jié)構(gòu)體說明和配置語句說明。其中，庫、程序包使用說明用于打開（調(diào)用）本設(shè)計實體將要用到的庫程序包；實體說明用于描述所設(shè)計的系統(tǒng)的外部接口信號或引腳，是可視部分；結(jié)構(gòu)體說明用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為，建立輸入和輸出之間的關(guān)系， 是不可視部分；配置說明語句主要用于以層次化方式中對特定的設(shè)計實體進行元件例化，或是為實體選定某個特定的結(jié)構(gòu)體 頻率計的設(shè)計程序 本設(shè)計采用自頂向下的設(shè)計方法，將任務(wù)分解為三大功能模塊： 時基產(chǎn)生與測頻時序控制電路模塊、待測信號脈沖計數(shù)電路模塊、鎖存與譯碼顯示控制電路模塊 ， 編程時分別對控制、計數(shù)、鎖存、譯碼等電路模塊進行 VHDL 文本描述 ,最后用語言將各個已生成庫文件的器件的各個端口連設(shè)計實體 庫、程序包使用說明 實體（ ENTITY） 結(jié)構(gòu)體（ ARCHITECTURE） 配置（ CONFIGURATION） GENERIC 類屬說明 PORT 端口說明 結(jié)構(gòu)體說明