【正文】 結(jié)構(gòu)和功能的可行性做出決策。c) VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能，符合市場所需求的，大規(guī)模系統(tǒng)高效、高速的完成必須由多人甚至多個開發(fā)組共同并行工作才能實現(xiàn)的特點。VHDL中設(shè)計實體的概念、程序包的概念、設(shè)計庫的概念為設(shè)計的分解和并行工作提供了有力的支持。d) 對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動地把VHDL描述設(shè)計轉(zhuǎn)變成為門級網(wǎng)表[9]。這種方式突破了門級電路設(shè)計的瓶頸，極大地減少了電路設(shè)計的時間和可能發(fā)生的錯誤，降低了開發(fā)成本。應(yīng)用EDA工具的邏輯優(yōu)化功能，可以自動地把一個綜合后的設(shè)計變成一個更高效、更高速的電路系統(tǒng)。反過來，設(shè)計者還可以容易地從綜合和優(yōu)化后的電路獲得設(shè)計信息，返回去更新修改VHDL設(shè)計描述，使之更為完善。e) VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。正因為VHDL硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，VHDL設(shè)計程序的硬件實現(xiàn)目標(biāo)器件有廣闊的選擇范圍，其中包括各系列的CPLD、FPGA及各種門陣列實現(xiàn)目標(biāo)。f) 由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的條件下，只需要改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。基于VHDL的設(shè)計一般采用自頂向下的設(shè)計方法，其主要步驟為：1）設(shè)計說明：用自然語言表達系統(tǒng)項目的功能特點和技術(shù)參數(shù)等。2）建立VHDL行為模型，即將設(shè)計說明已轉(zhuǎn)化為VHDL行為模型。建立模型是為了通過VHDL仿真器對整個系統(tǒng)進行系統(tǒng)行為仿真和性能評估。3）VHDL行為仿真。這一階段可以利用VHDL仿真器對頂層系統(tǒng)的行為模型進行仿真測試，檢查模擬結(jié)果，繼而進行修改和完善。4）VHDLRTL級建模。即將VHDL的行為模型表達為VHDL行為代碼。5）前端功能仿真。即對VHDLRTL級模型進行仿真，簡稱功能仿真。6）邏輯綜合。使用邏輯綜合工具將VHDL行為代碼描述轉(zhuǎn)化為結(jié)構(gòu)化的門級電路。7）測試向量生成。8）功能仿真。9）結(jié)構(gòu)綜合。10）門級時序仿真。11）硬件測試。2 需求分析 系統(tǒng)基本要求本次頻率計設(shè)計要求設(shè)用FPGA實現(xiàn)一個數(shù)字頻率計，具體設(shè)計要求如下：a）測量頻率范圍： 10Hz～100KHz 精度： ΔF / F ≤ 177。2 %；b）1024Hz 測量波形： 方波 Vpp ＝ 3～5 V；c）Altera Cyclone Ⅱ EP2C5T144C8芯片 、數(shù)碼管 LED發(fā)光二極管；d）VHDL語言編程實現(xiàn)。考慮到測量方便，將數(shù)字頻率計劃分為四檔：10～99Hz、100～999Hz、1000～9999Hz、10000～99999Hz。這樣可以保證每一檔三位有效數(shù)字，而且第三位有效數(shù)字誤差在177。2以內(nèi)時即可達到精度要求。其中，三個輸入信號：待測信號、標(biāo)準(zhǔn)時鐘脈沖信號和復(fù)位脈沖信號。頻率計能根據(jù)輸入待測信號頻率自動選擇量程，并在超過最大量程時顯示過量程，當(dāng)復(fù)位脈沖到來時，系統(tǒng)復(fù)位，重新開始計數(shù)顯示頻率。 系統(tǒng)結(jié)構(gòu)基于上述要求，可以將系統(tǒng)基本劃分為四個模塊，分別為分頻、計數(shù)、鎖存和控制，并可以確定基本的連接和反饋， ：分頻器計數(shù)器鎖存器輸出控制器小數(shù)點待測信號標(biāo)準(zhǔn)時鐘RESET顯示器 頻率計模塊組成3 系統(tǒng)設(shè)計 總體方案比較方案1 ：采用小規(guī)模數(shù)字集成電路制作被測信號經(jīng)過放大整形變換為脈沖信號后加到主控門的輸入端，時基信號經(jīng)控制電路產(chǎn)生閘門信號送至主控門，只有在閘門信號采樣期間內(nèi)輸入信號才通過主控門，若時基信號周期為T，進入計數(shù)器的輸入脈沖數(shù)為N，則被信號的測頻率其頻率F=N/T，：整形放大閘門計數(shù)器譯碼器顯示邏輯控制待測信號 方案1測頻原理圖方案2 ：采用單片機進行測頻控制單片機技術(shù)比較成熟，功能也比較強大，被測信號經(jīng)放大整形后送入測頻電路，由單片機對測頻電路的輸出信號進行處理，得出相應(yīng)的數(shù)據(jù)送至顯示器顯示。：信號整形測頻電路單片機顯示晶振待測信號 方案2才頻原理圖采用這種方案優(yōu)點是呆以依賴地成熟的單片機技術(shù)、運算功能較強、軟件編程靈活、自由度大、設(shè)計成本也較低，缺點是顯而易見的，在傳統(tǒng)的單片機設(shè)計系統(tǒng)中必須使用許多分立元件組成單片機的外圍電路，整個系統(tǒng)顯得十分復(fù)雜，并且單片機的頻率不能做得很高，使得測量精度大大降低。方案3 ：采用現(xiàn)場可編程門陣列(FPGA)為控制核心采用現(xiàn)場可編程門陣列(FPGA)為控制核心，利用VHDL語言編程，下載燒制實現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時還提高了穩(wěn)定性，可實現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測頻測量精度高，測量頻率范圍大，而且編程靈活、調(diào)試方便。綜合上述分析，方案三為本設(shè)計測量部分最佳選擇方案。 程序流程圖：數(shù)碼管顯示譯碼顯示數(shù)據(jù)鎖存計數(shù)器50MHZ分頻計數(shù)器50MHZ分頻500MHZ分頻計數(shù)器1檔10檔開始1S時基10S時基NONOYESYESYES 程序流程圖分頻電路將50MHz標(biāo)頻信號通過500 MHz、50 MHz、5 MHz分頻產(chǎn)生所需的閘門信號，：可控分頻晶振 500M分頻 50M 分頻 5M 分頻 CLKK 分頻電路原理圖進行500MHz分頻后。其頻率為：50MHz/500MHz=1/10=,所以所顯示的頻率值是實際頻率值的10倍，檔位為 * ，；進行50 MHz分頻后。其頻率為50MHz/50MHz=1/1=1Hz，周期為1s，所以所顯示的頻率值即是實際頻率值。檔位為 * 1，精度為1。進行5 MHz分頻后。其頻率為50MHz/5MHz = ，所以所顯示的頻率值是實際頻率值的1/10倍。檔位為 * 10，精度為10。 系統(tǒng)模塊設(shè)計：CLK 計數(shù)器CLKK 數(shù)據(jù)鎖存譯碼顯示數(shù)碼管顯示放大整形電路500MHZ50MHZ5MHZ分頻晶振輸入信號 頻率計總體設(shè)計圖 整形電路FPGA能夠識別的信號只有脈沖信號，要使系統(tǒng)能夠精確測量各種信號的頻率，如：正弦波、三角波、鋸齒波等，必需先將被測信號整形，整形電路是將待測信號整形變成計數(shù)器所要求的脈沖信號[10]。電路形式采用一個整形三極管9018和一個電位器以及四個1K的電阻組成。： 整形電路原理圖 計數(shù)器由四個十進制計數(shù)器級聯(lián)。四個輸入端口：時鐘脈沖CLK、使能端EN、清零端CLRN、檔位狀態(tài)端STAT[1..0]。五個輸出端口：四個四位十進制BCD碼輸出OUT1[3..0]～OUT4[3..0]、過量程溢出OF[7]。： 計數(shù)器功能表CLKENCLRNSTAT[]OUT41DFHL0,1,23位加一計數(shù)OF等于第三位進位HL34位加一計數(shù)OF等于第四位進位LL計數(shù)保持LLLHLL ：Signal ResetEn Cntover Cntlow Lock Cout1[] Cout2[]Cout3[]Cout4[] 單個計數(shù)器模塊每個十進制計數(shù)器用VHDL語言編程實現(xiàn)。源程序如下：module Counter(reset,signal,en,tover,tlow,lock,cout1,cout2,cout3,cout4)。input signal,en。 // en為分頻器輸出的方波信號output tover,tlow,lock,reset。output [3:0]cout1,cout2,cout3,cout4。reg tover,tlow,lock。reg [3:0]cout1,cout2,cout3,cout4。wire reset。assign reset=(tover||tlow||lock)。always@(posedge signal)beginif(reset)begin cout1=0。cout2=0。cout3=0。cout4=0。tlow=0。tover=0。endelse if(en)beginif((cout1==9)amp。amp。(cout2!=9)) begin cout1=0。cout2=cout2+1。tover=0。tlow=0。endelse if((cout1==9)amp。amp。(cout2==9)amp。amp。(cout3!=9)) begin cout1=0。cout2=0。cout3=cout3+1。tlow=0。endelse if((cout1==9)amp。amp。(cout2==9)amp。amp。(cout3==9)amp。amp。(cout4!=9)) begin cout1=0。cout2=0。cout3=0。cout4=cout4+1。endelse if((cout1==9)amp。amp。(cout2==9)amp。amp。(cout3==9)amp。amp。(cout4==9)) begin tover=1。 endelse begin cout1=cout1+1。 tover=0。endendelse begin tover=0。