【正文】 理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。 (6) VHDL語言支持自上而下（Top Down）和基于庫（Library Base）的設(shè)計方法，還支持同步電路、異步電路，F(xiàn)PGA以及其他隨機電路的設(shè)計； (7) VHDL語言具有多層次描述系統(tǒng)硬件功能的能力可以從系統(tǒng)的數(shù)字模型直到門級電路，其高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用，還可以自定義數(shù)據(jù)，給編程人員帶來較大的自由和方便； (8)VHDL具有電路仿真與驗證功能，可以保證設(shè)計的正確性，用戶甚至不必編寫如何測試向量便可以進行源代碼級的調(diào)試，而且設(shè)計者可以非常方便地比較各種方案之間的可行性及其優(yōu)劣，不需要任何實際的電路實驗； (9)VHDL語言可以與工藝無關(guān)編程； (10)VHDL語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。 VHDL語言結(jié)構(gòu)Component定義區(qū)信號定義Data Flow描述Behavior Process描述Structure描述定義使用哪些自定義元件庫描述電路內(nèi)部的功能，說明電路執(zhí)行什么動作或功能決定哪一個architecture能被使用定義電路實體的外觀：I/O接口的規(guī)格定義元件庫 VHDL程序結(jié)構(gòu)框圖 ，但實際上并不需要全部結(jié)構(gòu)，就像在許多設(shè)計項中大部分工程師只用到VHDL其中的30%的語法；。 USE定義區(qū)ENTITY定義區(qū)ARCHITETURE定義區(qū) VHDL程序基本結(jié)構(gòu) 集成開發(fā)軟件QuartusIIQuartusII是Altera公司推出的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計，其設(shè)計流概括為設(shè)計輸入、設(shè)計編譯、設(shè)計仿真和設(shè)計下載過程。QuartusII支持多種編輯輸入法，包括圖形編輯輸入法,VHDL,VerilogHDL和AHDL的文本編輯輸入法，符號編輯輸入法，以及內(nèi)存編輯輸入法。QuartusII與MATLAB和DSP Builder結(jié)合可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)[9]實現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實現(xiàn)SOPC系統(tǒng)開發(fā)。Quartus(R) II 軟件中的工程由所有設(shè)計文件和與設(shè)計有關(guān)的設(shè)置組成?？梢允褂?Quartus II Block Editor、Text Editor、MegaWizard(R) PlugIn Manager（Tools 菜單）和 EDA 設(shè)計輸入工具[10]建立包括 Altera(R) 宏功能模塊、參數(shù)化模塊庫 (LPM) 函數(shù)和知識產(chǎn)權(quán) (IP) 函數(shù)在內(nèi)的設(shè)計。可以使用Settings 對話框（Assignments 菜單）和 Assignment Editor 設(shè)定初始設(shè)計約束條件。 設(shè)計輸入流程圖這次設(shè)計將以QuartusII軟件來進行各個數(shù)據(jù)的操作，將仿真的圖形數(shù)據(jù)來分析該課題。本設(shè)計所選擇的QuartusII文本編輯輸入法，在文本編輯窗口中完成VHDL設(shè)計文件的編輯，然后對設(shè)計文件進行編譯、仿真操作。此次設(shè)計中主要應(yīng)用到了Quartus II的VHDL語言的編程和圖形仿真。3 系統(tǒng)設(shè)計方法概述 電子系統(tǒng)的設(shè)計方法現(xiàn)代電子系統(tǒng)一般由模擬子系統(tǒng)、數(shù)字子系統(tǒng)和微處理器子系統(tǒng)三大部分組成。從概念上講，凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計只能對電路板進行設(shè)計，通過設(shè)計電路板來實現(xiàn)系統(tǒng)功能[4]。利用EDA工具，采用可編程器件，通過設(shè)計芯片來實現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計方法。新的設(shè)計方法能夠由設(shè)計者定義器件的內(nèi)部邏輯，將原來由電路板設(shè)計完成的大部分工作放在芯片的設(shè)計中進行。這樣不僅可以通過芯片設(shè)計實現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計和電路板設(shè)計的工作量和難度，從而有效的增強了設(shè)計的靈活性，提高了工作效率。同時，基于芯片的設(shè)計可以認(rèn)減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗。[6]所示為電子系統(tǒng)的傳統(tǒng)設(shè)計方法和基于芯片的設(shè)計方法比照。可編程器件 固定功能元件 電路板的設(shè)計芯片設(shè)計 電子電路電子系統(tǒng) 〔a)傳統(tǒng)設(shè)計方法 (b)基于芯片設(shè)計方法 圖 電子系統(tǒng)的傳統(tǒng)設(shè)計方法和基于芯片的設(shè)計方法比照 可編程邏輯器件和EDA技術(shù)給今天的硬件系統(tǒng)設(shè)計者提供了強有力的工具，使得電子系統(tǒng)的設(shè)計方法發(fā)生了質(zhì)的變化。現(xiàn)在，只要擁有一臺計算機、一套相應(yīng)的EDA軟件和空白的可編程邏輯器件芯片，在實驗室里就可以完成數(shù)字系統(tǒng)的設(shè)計和生產(chǎn)。 “自頂向下”與“自頂向上”的設(shè)計方法過去，電子產(chǎn)品設(shè)計的基本思路一直是先選用標(biāo)準(zhǔn)通用集成電路片，再由這些芯片和其他元件自下而上的構(gòu)成電路、子系統(tǒng)和系統(tǒng)。這樣設(shè)計出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。隨著集成電路技術(shù)的不斷進步，現(xiàn)在人們可以把數(shù)以億計的晶體管，幾萬門、幾十萬門、甚至幾百萬門的電路集成在一塊芯片上?；贓DA技術(shù)的設(shè)計方法為“自頂向下”設(shè)計，其步驟是采用可完全獨立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語言，在系統(tǒng)的基本功能或行為級上對設(shè)計的產(chǎn)品進行行為描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計的可行性與正確性的前提下，完成功能確認(rèn)。然后利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標(biāo)芯片的網(wǎng)表文件，經(jīng)編程器下載到可編程目標(biāo)芯片中(如FPGA芯片)，使該芯片能夠?qū)崿F(xiàn)設(shè)計要求的功能。這樣，一塊芯片就是一個數(shù)字電路系統(tǒng)[5]。使電路系統(tǒng)體積大大減小，可靠性得到提高。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機電各集成和系統(tǒng)電路集成。電子系統(tǒng)的設(shè)計方法也由過去的那種集成電路廠家提供通用芯片，整機系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“bottomup”(自底向上)方法改變?yōu)橐环N新的“topdown”(自頂向下)設(shè)計方法[7]。在這種新的設(shè)計方法中，由整機系統(tǒng)用戶對整個系統(tǒng)注行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路ASIC來實現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計師親自參與設(shè)計的，直至完成電路到芯片版圖的設(shè)計，再交由IC工廠加工，或者是用可編程ASIC(例如CPLD和FPGA)現(xiàn)場編程實現(xiàn)。 數(shù)字頻率計系統(tǒng)組成系統(tǒng)主要由4 個電路模塊組成，分別是： 測頻控制信號發(fā)生器電路，計數(shù)模塊電路，動態(tài)掃描電路sm和顯示譯碼驅(qū)動電路。因為是4位十進制數(shù)字頻率計，所以計數(shù)器需用4個。由于實驗硬件要求所以設(shè)計一個動態(tài)LED 數(shù)碼管顯示即掃描模塊。當(dāng)系統(tǒng)正常工作時，脈沖發(fā)生器提供的1HZ 的輸入信號，經(jīng)過測頻控制信號發(fā)生器進行信號的變換，產(chǎn)生一個2秒的計數(shù)信號和一個清零信號，被測信號被送入計數(shù)模塊，計數(shù)模塊對輸入的矩形波進行計數(shù)，然后將計數(shù)結(jié)果送入動態(tài)掃描電路進行選擇輸出，輸出結(jié)果由顯示譯碼驅(qū)動電路將二進制表示的（BCD碼）計數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的十進制結(jié)果，在數(shù)碼管上可以看到計數(shù)結(jié)果。 目標(biāo)芯片EP1C3T100C目標(biāo)芯片[11]選用Altera公司生產(chǎn)的FPGA產(chǎn)品EP1C3T系列[9]中的EP1C3T100C，它具有高密度、低成本、低功率等特點，利用EP1C3T系列CPLD可編程邏輯器件的EAB可在系統(tǒng)中實現(xiàn)邏輯功能和存貯功能。它采用了重復(fù)可構(gòu)造的CMOS SRAM工藝，并把連續(xù)的快速通道互連與獨特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時可結(jié)合眾多可編程器件來完成普通門陣列的宏功能。每一個EP1C3T器件均包括一個嵌入式陣列和一個邏輯陣列，因而設(shè)計人員可輕松地開發(fā)集存貯器、數(shù)字信號處理器及特殊邏輯等強大功能于一身的芯片。 EP1C3T100C芯片外觀圖4 頻率計方案的設(shè)計 頻率計的基本原理頻率計又稱為頻率計數(shù)器，是一種專門對被測信號頻率進行測量的電子測量儀器。數(shù)字頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時鐘，通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù),此時我們稱閘門時間為1秒。閘門時間也可以大于或小于一秒。閘門時間越長，得到的頻率值就越準(zhǔn)確，但閘門時間越長則每測一次頻率的間隔就越長。閘門時間越短，測的頻率值刷新就越快,但測得的頻率精度就受影響。數(shù)字頻率計的主要功能是測量周期信號的頻率。頻率是單位時間（1S）內(nèi)信號發(fā)生周期變化的次數(shù)。如果我們能在給定的1S時間內(nèi)對信號波形計數(shù)，并將計數(shù)結(jié)果顯示出來，就能讀取被測信號的頻率。數(shù)字頻率計首先必須獲得相對穩(wěn)定與準(zhǔn)確的時間，同時將被測信號轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識別的脈沖信號，然后通過計數(shù)器計算這一段時間間隔內(nèi)的脈沖個數(shù)，將其換算后顯示出來。其最基本的工作原理可以簡述為：當(dāng)被測信號在特定時間段T內(nèi)的周期個數(shù)為N時，則被測信號的頻率f=N/T。頻率計主要由四個部分構(gòu)成：時基（T）電路、輸入電路、計數(shù)顯示電路以及控制電路。在一個測量周期過程中，被測周期信號在輸入電路中經(jīng)過放大、整形、微分操作之后形成特定周期的窄脈沖，送到主門的一個輸入端。主門的另外一個輸入端為時基電路產(chǎn)生電路產(chǎn)生的閘門脈沖。在閘門脈沖開啟主門的期間，特定周期的窄脈沖才能通過主門，從而進入計數(shù)器進行計數(shù)，計數(shù)器的顯示電路則用來顯示被測信號的頻率值，內(nèi)部控制電路則用來完成各種測量功能之間的切換并實現(xiàn)測量設(shè)置。，并對頻率計的每一個計數(shù)器的使能端進行同步控制。當(dāng)使能信號為高電平時允許計數(shù)，為低電平時停止計數(shù)，并保持其所計脈沖個數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號的上跳沿將計數(shù)器在前1s的計數(shù)值鎖存進鎖存器中，并由外部的7段譯碼器譯出，并穩(wěn)定顯示。鎖存信號之后，必須有一個清零信號對計數(shù)器進行清零，為下1s的技術(shù)操作做準(zhǔn)備。其中控制信號頻率始終