【正文】 理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 (6) VHDL語(yǔ)言支持自上而下（Top Down）和基于庫(kù)（Library Base）的設(shè)計(jì)方法，還支持同步電路、異步電路，F(xiàn)PGA以及其他隨機(jī)電路的設(shè)計(jì)； (7) VHDL語(yǔ)言具有多層次描述系統(tǒng)硬件功能的能力可以從系統(tǒng)的數(shù)字模型直到門級(jí)電路，其高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用，還可以自定義數(shù)據(jù)，給編程人員帶來(lái)較大的自由和方便； (8)VHDL具有電路仿真與驗(yàn)證功能，可以保證設(shè)計(jì)的正確性，用戶甚至不必編寫(xiě)如何測(cè)試向量便可以進(jìn)行源代碼級(jí)的調(diào)試，而且設(shè)計(jì)者可以非常方便地比較各種方案之間的可行性及其優(yōu)劣，不需要任何實(shí)際的電路實(shí)驗(yàn)； (9)VHDL語(yǔ)言可以與工藝無(wú)關(guān)編程； (10)VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。 VHDL語(yǔ)言結(jié)構(gòu)Component定義區(qū)信號(hào)定義Data Flow描述Behavior Process描述Structure描述定義使用哪些自定義元件庫(kù)描述電路內(nèi)部的功能，說(shuō)明電路執(zhí)行什么動(dòng)作或功能決定哪一個(gè)architecture能被使用定義電路實(shí)體的外觀：I/O接口的規(guī)格定義元件庫(kù) VHDL程序結(jié)構(gòu)框圖 ，但實(shí)際上并不需要全部結(jié)構(gòu)，就像在許多設(shè)計(jì)項(xiàng)中大部分工程師只用到VHDL其中的30%的語(yǔ)法；。 USE定義區(qū)ENTITY定義區(qū)ARCHITETURE定義區(qū) VHDL程序基本結(jié)構(gòu) 集成開(kāi)發(fā)軟件QuartusIIQuartusII是Altera公司推出的新一代開(kāi)發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計(jì)，其設(shè)計(jì)流概括為設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和設(shè)計(jì)下載過(guò)程。QuartusII支持多種編輯輸入法，包括圖形編輯輸入法,VHDL,VerilogHDL和AHDL的文本編輯輸入法，符號(hào)編輯輸入法，以及內(nèi)存編輯輸入法。QuartusII與MATLAB和DSP Builder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開(kāi)發(fā)，是DSP硬件系統(tǒng)[9]實(shí)現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實(shí)現(xiàn)SOPC系統(tǒng)開(kāi)發(fā)。Quartus(R) II 軟件中的工程由所有設(shè)計(jì)文件和與設(shè)計(jì)有關(guān)的設(shè)置組成?？梢允褂?Quartus II Block Editor、Text Editor、MegaWizard(R) PlugIn Manager（Tools 菜單）和 EDA 設(shè)計(jì)輸入工具[10]建立包括 Altera(R) 宏功能模塊、參數(shù)化模塊庫(kù) (LPM) 函數(shù)和知識(shí)產(chǎn)權(quán) (IP) 函數(shù)在內(nèi)的設(shè)計(jì)?？梢允褂肧ettings 對(duì)話框（Assignments 菜單）和 Assignment Editor 設(shè)定初始設(shè)計(jì)約束條件。 設(shè)計(jì)輸入流程圖這次設(shè)計(jì)將以QuartusII軟件來(lái)進(jìn)行各個(gè)數(shù)據(jù)的操作，將仿真的圖形數(shù)據(jù)來(lái)分析該課題。本設(shè)計(jì)所選擇的QuartusII文本編輯輸入法，在文本編輯窗口中完成VHDL設(shè)計(jì)文件的編輯，然后對(duì)設(shè)計(jì)文件進(jìn)行編譯、仿真操作。此次設(shè)計(jì)中主要應(yīng)用到了Quartus II的VHDL語(yǔ)言的編程和圖形仿真。3 系統(tǒng)設(shè)計(jì)方法概述 電子系統(tǒng)的設(shè)計(jì)方法現(xiàn)代電子系統(tǒng)一般由模擬子系統(tǒng)、數(shù)字子系統(tǒng)和微處理器子系統(tǒng)三大部分組成。從概念上講，凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能[4]。利用EDA工具，采用可編程器件，通過(guò)設(shè)計(jì)芯片來(lái)實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯，將原來(lái)由電路板設(shè)計(jì)完成的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行。這樣不僅可以通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，從而有效的增強(qiáng)了設(shè)計(jì)的靈活性，提高了工作效率。同時(shí)，基于芯片的設(shè)計(jì)可以認(rèn)減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗。[6]所示為電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法和基于芯片的設(shè)計(jì)方法比照?？删幊唐骷?固定功能元件 電路板的設(shè)計(jì)芯片設(shè)計(jì) 電子電路電子系統(tǒng) 〔a)傳統(tǒng)設(shè)計(jì)方法 (b)基于芯片設(shè)計(jì)方法 圖 電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法和基于芯片的設(shè)計(jì)方法比照 可編程邏輯器件和EDA技術(shù)給今天的硬件系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了質(zhì)的變化?，F(xiàn)在，只要擁有一臺(tái)計(jì)算機(jī)、一套相應(yīng)的EDA軟件和空白的可編程邏輯器件芯片，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。 “自頂向下”與“自頂向上”的設(shè)計(jì)方法過(guò)去，電子產(chǎn)品設(shè)計(jì)的基本思路一直是先選用標(biāo)準(zhǔn)通用集成電路片，再由這些芯片和其他元件自下而上的構(gòu)成電路、子系統(tǒng)和系統(tǒng)。這樣設(shè)計(jì)出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。隨著集成電路技術(shù)的不斷進(jìn)步，現(xiàn)在人們可以把數(shù)以億計(jì)的晶體管，幾萬(wàn)門、幾十萬(wàn)門、甚至幾百萬(wàn)門的電路集成在一塊芯片上?；贓DA技術(shù)的設(shè)計(jì)方法為“自頂向下”設(shè)計(jì)，其步驟是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語(yǔ)言，在系統(tǒng)的基本功能或行為級(jí)上對(duì)設(shè)計(jì)的產(chǎn)品進(jìn)行行為描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)。然后利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標(biāo)芯片的網(wǎng)表文件，經(jīng)編程器下載到可編程目標(biāo)芯片中(如FPGA芯片)，使該芯片能夠?qū)崿F(xiàn)設(shè)計(jì)要求的功能。這樣，一塊芯片就是一個(gè)數(shù)字電路系統(tǒng)[5]。使電路系統(tǒng)體積大大減小，可靠性得到提高。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機(jī)電各集成和系統(tǒng)電路集成。電子系統(tǒng)的設(shè)計(jì)方法也由過(guò)去的那種集成電路廠家提供通用芯片，整機(jī)系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“bottomup”(自底向上)方法改變?yōu)橐环N新的“topdown”(自頂向下)設(shè)計(jì)方法[7]。在這種新的設(shè)計(jì)方法中，由整機(jī)系統(tǒng)用戶對(duì)整個(gè)系統(tǒng)注行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路ASIC來(lái)實(shí)現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計(jì)師親自參與設(shè)計(jì)的，直至完成電路到芯片版圖的設(shè)計(jì)，再交由IC工廠加工，或者是用可編程ASIC(例如CPLD和FPGA)現(xiàn)場(chǎng)編程實(shí)現(xiàn)。 數(shù)字頻率計(jì)系統(tǒng)組成系統(tǒng)主要由4 個(gè)電路模塊組成，分別是： 測(cè)頻控制信號(hào)發(fā)生器電路，計(jì)數(shù)模塊電路，動(dòng)態(tài)掃描電路sm和顯示譯碼驅(qū)動(dòng)電路。因?yàn)槭?位十進(jìn)制數(shù)字頻率計(jì)，所以計(jì)數(shù)器需用4個(gè)。由于實(shí)驗(yàn)硬件要求所以設(shè)計(jì)一個(gè)動(dòng)態(tài)LED 數(shù)碼管顯示即掃描模塊。當(dāng)系統(tǒng)正常工作時(shí)，脈沖發(fā)生器提供的1HZ 的輸入信號(hào)，經(jīng)過(guò)測(cè)頻控制信號(hào)發(fā)生器進(jìn)行信號(hào)的變換，產(chǎn)生一個(gè)2秒的計(jì)數(shù)信號(hào)和一個(gè)清零信號(hào)，被測(cè)信號(hào)被送入計(jì)數(shù)模塊，計(jì)數(shù)模塊對(duì)輸入的矩形波進(jìn)行計(jì)數(shù)，然后將計(jì)數(shù)結(jié)果送入動(dòng)態(tài)掃描電路進(jìn)行選擇輸出，輸出結(jié)果由顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的（BCD碼）計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的十進(jìn)制結(jié)果，在數(shù)碼管上可以看到計(jì)數(shù)結(jié)果。 目標(biāo)芯片EP1C3T100C目標(biāo)芯片[11]選用Altera公司生產(chǎn)的FPGA產(chǎn)品EP1C3T系列[9]中的EP1C3T100C，它具有高密度、低成本、低功率等特點(diǎn)，利用EP1C3T系列CPLD可編程邏輯器件的EAB可在系統(tǒng)中實(shí)現(xiàn)邏輯功能和存貯功能。它采用了重復(fù)可構(gòu)造的CMOS SRAM工藝，并把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時(shí)可結(jié)合眾多可編程器件來(lái)完成普通門陣列的宏功能。每一個(gè)EP1C3T器件均包括一個(gè)嵌入式陣列和一個(gè)邏輯陣列，因而設(shè)計(jì)人員可輕松地開(kāi)發(fā)集存貯器、數(shù)字信號(hào)處理器及特殊邏輯等強(qiáng)大功能于一身的芯片。 EP1C3T100C芯片外觀圖4 頻率計(jì)方案的設(shè)計(jì) 頻率計(jì)的基本原理頻率計(jì)又稱為頻率計(jì)數(shù)器，是一種專門對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的電子測(cè)量?jī)x器。數(shù)字頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù),此時(shí)我們稱閘門時(shí)間為1秒。閘門時(shí)間也可以大于或小于一秒。閘門時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門時(shí)間越長(zhǎng)則每測(cè)一次頻率的間隔就越長(zhǎng)。閘門時(shí)間越短，測(cè)的頻率值刷新就越快,但測(cè)得的頻率精度就受影響。數(shù)字頻率計(jì)的主要功能是測(cè)量周期信號(hào)的頻率。頻率是單位時(shí)間（1S）內(nèi)信號(hào)發(fā)生周期變化的次數(shù)。如果我們能在給定的1S時(shí)間內(nèi)對(duì)信號(hào)波形計(jì)數(shù)，并將計(jì)數(shù)結(jié)果顯示出來(lái)，就能讀取被測(cè)信號(hào)的頻率。數(shù)字頻率計(jì)首先必須獲得相對(duì)穩(wěn)定與準(zhǔn)確的時(shí)間，同時(shí)將被測(cè)信號(hào)轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識(shí)別的脈沖信號(hào)，然后通過(guò)計(jì)數(shù)器計(jì)算這一段時(shí)間間隔內(nèi)的脈沖個(gè)數(shù)，將其換算后顯示出來(lái)。其最基本的工作原理可以簡(jiǎn)述為：當(dāng)被測(cè)信號(hào)在特定時(shí)間段T內(nèi)的周期個(gè)數(shù)為N時(shí)，則被測(cè)信號(hào)的頻率f=N/T。頻率計(jì)主要由四個(gè)部分構(gòu)成：時(shí)基（T）電路、輸入電路、計(jì)數(shù)顯示電路以及控制電路。在一個(gè)測(cè)量周期過(guò)程中，被測(cè)周期信號(hào)在輸入電路中經(jīng)過(guò)放大、整形、微分操作之后形成特定周期的窄脈沖，送到主門的一個(gè)輸入端。主門的另外一個(gè)輸入端為時(shí)基電路產(chǎn)生電路產(chǎn)生的閘門脈沖。在閘門脈沖開(kāi)啟主門的期間，特定周期的窄脈沖才能通過(guò)主門，從而進(jìn)入計(jì)數(shù)器進(jìn)行計(jì)數(shù)，計(jì)數(shù)器的顯示電路則用來(lái)顯示被測(cè)信號(hào)的頻率值，內(nèi)部控制電路則用來(lái)完成各種測(cè)量功能之間的切換并實(shí)現(xiàn)測(cè)量設(shè)置。，并對(duì)頻率計(jì)的每一個(gè)計(jì)數(shù)器的使能端進(jìn)行同步控制。當(dāng)使能信號(hào)為高電平時(shí)允許計(jì)數(shù)，為低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)脈沖個(gè)數(shù)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)的上跳沿將計(jì)數(shù)器在前1s的計(jì)數(shù)值鎖存進(jìn)鎖存器中，并由外部的7段譯碼器譯出，并穩(wěn)定顯示。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào)對(duì)計(jì)數(shù)器進(jìn)行清零，為下1s的技術(shù)操作做準(zhǔn)備。其中控制信號(hào)頻率始終