【正文】 多次重新設(shè)計(jì)以其融入最新技術(shù)、改變工藝等方面，VHDL具有良好的適應(yīng)性。 VHDL的特點(diǎn)VHDL語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。在對一個設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。VHDL程序組成部分由實(shí)體、構(gòu)造體、配置、包集合、庫5個部分組成。（2）構(gòu)造體:用于描述系統(tǒng)內(nèi)部結(jié)構(gòu)和行為。（4）包集合:存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型,常數(shù)和子程序等。 VHDL語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 (3)VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 (4)對于用VHDL完成的一個確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化,并自動的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表。 (6) VHDL語言支持自上而下（Top Down）和基于庫（Library Base）的設(shè)計(jì)方法，還支持同步電路、異步電路，F(xiàn)PGA以及其他隨機(jī)電路的設(shè)計(jì)； (7) VHDL語言具有多層次描述系統(tǒng)硬件功能的能力可以從系統(tǒng)的數(shù)字模型直到門級電路，其高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用，還可以自定義數(shù)據(jù)，給編程人員帶來較大的自由和方便； (8)VHDL具有電路仿真與驗(yàn)證功能，可以保證設(shè)計(jì)的正確性，用戶甚至不必編寫如何測試向量便可以進(jìn)行源代碼級的調(diào)試，而且設(shè)計(jì)者可以非常方便地比較各種方案之間的可行性及其優(yōu)劣，不需要任何實(shí)際的電路實(shí)驗(yàn)； (9)VHDL語言可以與工藝無關(guān)編程； (10)VHDL語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。 USE定義區(qū)ENTITY定義區(qū)ARCHITETURE定義區(qū) VHDL程序基本結(jié)構(gòu) 集成開發(fā)軟件QuartusIIQuartusII是Altera公司推出的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計(jì)，其設(shè)計(jì)流概括為設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和設(shè)計(jì)下載過程。QuartusII與MATLAB和DSP Builder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)[9]實(shí)現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實(shí)現(xiàn)SOPC系統(tǒng)開發(fā)。可以使用 Quartus II Block Editor、Text Editor、MegaWizard(R) PlugIn Manager（Tools 菜單）和 EDA 設(shè)計(jì)輸入工具[10]建立包括 Altera(R) 宏功能模塊、參數(shù)化模塊庫 (LPM) 函數(shù)和知識產(chǎn)權(quán) (IP) 函數(shù)在內(nèi)的設(shè)計(jì)。 設(shè)計(jì)輸入流程圖這次設(shè)計(jì)將以QuartusII軟件來進(jìn)行各個數(shù)據(jù)的操作，將仿真的圖形數(shù)據(jù)來分析該課題。此次設(shè)計(jì)中主要應(yīng)用到了Quartus II的VHDL語言的編程和圖形仿真。從概念上講，凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。利用EDA工具，采用可編程器件，通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。這樣不僅可以通過芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，從而有效的增強(qiáng)了設(shè)計(jì)的靈活性，提高了工作效率。[6]所示為電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法和基于芯片的設(shè)計(jì)方法比照?，F(xiàn)在，只要擁有一臺計(jì)算機(jī)、一套相應(yīng)的EDA軟件和空白的可編程邏輯器件芯片，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。這樣設(shè)計(jì)出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。基于EDA技術(shù)的設(shè)計(jì)方法為“自頂向下”設(shè)計(jì)，其步驟是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語言，在系統(tǒng)的基本功能或行為級上對設(shè)計(jì)的產(chǎn)品進(jìn)行行為描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)。這樣，一塊芯片就是一個數(shù)字電路系統(tǒng)[5]。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機(jī)電各集成和系統(tǒng)電路集成。在這種新的設(shè)計(jì)方法中，由整機(jī)系統(tǒng)用戶對整個系統(tǒng)注行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路ASIC來實(shí)現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計(jì)師親自參與設(shè)計(jì)的，直至完成電路到芯片版圖的設(shè)計(jì)，再交由IC工廠加工，或者是用可編程ASIC(例如CPLD和FPGA)現(xiàn)場編程實(shí)現(xiàn)。因?yàn)槭?位十進(jìn)制數(shù)字頻率計(jì)，所以計(jì)數(shù)器需用4個。當(dāng)系統(tǒng)正常工作時，脈沖發(fā)生器提供的1HZ 的輸入信號，經(jīng)過測頻控制信號發(fā)生器進(jìn)行信號的變換，產(chǎn)生一個2秒的計(jì)數(shù)信號和一個清零信號，被測信號被送入計(jì)數(shù)模塊，計(jì)數(shù)模塊對輸入的矩形波進(jìn)行計(jì)數(shù)，然后將計(jì)數(shù)結(jié)果送入動態(tài)掃描電路進(jìn)行選擇輸出，輸出結(jié)果由顯示譯碼驅(qū)動電路將二進(jìn)制表示的（BCD碼）計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的十進(jìn)制結(jié)果，在數(shù)碼管上可以看到計(jì)數(shù)結(jié)果。它采用了重復(fù)可構(gòu)造的CMOS SRAM工藝，并把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時可結(jié)合眾多可編程器件來完成普通門陣列的宏功能。 EP1C3T100C芯片外觀圖4 頻率計(jì)方案的設(shè)計(jì) 頻率計(jì)的基本原理頻率計(jì)又稱為頻率計(jì)數(shù)器，是一種專門對被測信號頻率進(jìn)行測量的電子測量儀器。閘門時間也可以大于或小于一秒。閘門時間越短，測的頻率值刷新就越快,但測得的頻率精度就受影響。頻率是單位時間（1S）內(nèi)信號發(fā)生周期變化的次數(shù)。數(shù)字頻率計(jì)首先必須獲得相對穩(wěn)定與準(zhǔn)確的時間，同時將被測信號轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識別的脈沖信號，然后通過計(jì)數(shù)器計(jì)算這一段時間間隔內(nèi)的脈沖個數(shù)，將其換算后顯示出來。頻率計(jì)主要由四個部分構(gòu)成：時基（T）電路、輸入電路、計(jì)數(shù)顯示電路以及控制電路。主門的另外一個輸入端為時基電路產(chǎn)生電路產(chǎn)生的閘門脈沖。，并對頻率計(jì)的每一個計(jì)數(shù)器的使能端進(jìn)行同步控制。在停止計(jì)數(shù)期間，首先需要一個鎖存信號的上跳沿將計(jì)數(shù)器在前1s的計(jì)數(shù)值鎖存進(jìn)鎖存器中，并由外部的7段譯碼器譯出，并穩(wěn)定顯示。其中控制信號頻率始終為1Hz，那么使能信號的脈寬正好為1s，可以用作技術(shù)閘門信號。計(jì)數(shù)完成后，利用技術(shù)使能信號反向值的上跳沿產(chǎn)生一個鎖存信號。計(jì)數(shù)器的特殊之處是，有一時鐘使能輸入端，用于鎖存計(jì)數(shù)值。鎖存器的設(shè)計(jì)要求:若已有24位BCD碼存于此模塊的輸入口，在鎖存信號的上跳沿后即被鎖存到寄存器內(nèi)部，并由寄存器的輸出端輸出，然后有實(shí)驗(yàn)箱上7段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。常用數(shù)字頻率測量方法有M法、T法和M/T法。這種測量方法的測量精度取決于閘門時間和被測信號頻率。所以這種方法比較適合測量高頻信號的頻率。這種測量方法的測量精度取決于被測信號的周期和計(jì)時精度，當(dāng)被測信號頻率較高時，對計(jì)時精度的要求就很高。M/T法具有以上兩種方法的優(yōu)點(diǎn)，它通過測量被測信號數(shù)個周期的時間然后換算得出被測信號的頻率，可兼顧低頻與高頻信號，提高了測量精度。1個字的計(jì)數(shù)誤差問題：M法存在被測閘門內(nèi)177。1個字的計(jì)時誤差。所以我們在設(shè)計(jì)之前必須要研究以往的設(shè)計(jì)方法，通過研究各種設(shè)計(jì)方法的優(yōu)點(diǎn)和實(shí)用性還有他們各自的設(shè)計(jì)需要如硬件和軟件的組成，我們通過研究可以看出，我發(fā)現(xiàn)通過用VHDL編程實(shí)現(xiàn)軟件的仿真，在各個模塊的共同作用下，通過對測量信號上升沿的計(jì)數(shù)，我們可以簡單，容易的讀出我們所測量的信號的頻率。時基產(chǎn)生與測頻時序控制電路待測信號脈沖計(jì)數(shù)電路鎖存與譯碼顯示電路ENCLR待測信號F_IN標(biāo)準(zhǔn)時鐘CLK 數(shù)字頻率計(jì)的組成框圖 (1)時基產(chǎn)生與測頻時序控制電路模塊 時基產(chǎn)生與測頻時序控制電路的主要產(chǎn)生計(jì)數(shù)允許信號EN、清零信號CLR和鎖存信號LOCK。在計(jì)數(shù)器清零信號CLR清零后，當(dāng)計(jì)數(shù)選通控制信號EN有效時，開始對待測信號進(jìn)行計(jì)數(shù)。 (3) 鎖存與譯碼顯示控制電路模塊 鎖存與譯碼顯示控制電路用于實(shí)現(xiàn)記憶顯示，在測量過程中不刷新新的數(shù)據(jù)，直到測量過程結(jié)束后，鎖存顯示測量結(jié)果，并且保存到下一次測量結(jié)束。 頻率計(jì)的設(shè)計(jì)方案 根據(jù)頻率計(jì)的測頻原理，可以選擇合適的時基信號即閘門時間，對輸入被測信號脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)測頻的目的。在實(shí)驗(yàn)過程中，要在頻率計(jì)提供的基信號和輸入信號之間做出選擇，充當(dāng)時基信號即閘門時間。此時的時基信號為頻率計(jì)的基準(zhǔn)信號。此時的時基信號為輸入信號。測量頻率時，在某個擋進(jìn)行測量的時候，就需要提供該擋的時基。同樣用到3個分頻器，但是節(jié)約了資源。狀態(tài)機(jī)用1KHZ（周期為1ms）的脈沖信號觸發(fā)，因?yàn)樗a(chǎn)的時基中，頻率最大的就是1KHZ的脈沖，要產(chǎn)生高電頻為10ms和1ms的脈沖信號，可以采用100個狀態(tài)的狀態(tài)機(jī)，從狀態(tài)1，狀態(tài)2……到狀態(tài)100. （2）計(jì)數(shù)器的設(shè)計(jì) 各個檔之間的轉(zhuǎn)換應(yīng)遵循設(shè)計(jì)要求，要根據(jù)在時基有效時間內(nèi)的計(jì)數(shù)值進(jìn)行判斷。但這個計(jì)數(shù)值要作為顯示輸出，就要將這個計(jì)數(shù)器用個位、十位，百位分開表示，而且要遵循“加一逢十”的規(guī)則。 （3）模塊的劃分 計(jì)數(shù)器在各個擋是被反復(fù)應(yīng)用的，如果在各個擋分別設(shè)計(jì)計(jì)數(shù)器，就造成資源的浪費(fèi)，而且在測量周期和頻率時，計(jì)數(shù)器的時鐘信號和輸入信號要進(jìn)行調(diào)換，但是計(jì)數(shù)功能是一樣的，所以將計(jì)數(shù)器設(shè)計(jì)成單獨(dú)的模塊。 四位十進(jìn)制頻率計(jì)頂層文件原理圖 TESTCTL為測頻控制信號發(fā)生器。在信號Load的上升沿時，立即對模塊的輸入口的數(shù)據(jù)鎖存到REG4B的內(nèi)部，并由REG4B的輸出端輸出，然后，七段譯碼器可以譯碼輸出。CNT10為十進(jìn)制計(jì)數(shù)器。當(dāng)高電平時允許計(jì)數(shù)，低電平時禁止計(jì)數(shù)。在數(shù)碼顯示管上可以看到計(jì)數(shù)結(jié)果。信號源模塊對系統(tǒng)輸入的時鐘進(jìn)行分頻操作, 獲得1HZ的信號作為控制模塊的時鐘輸入，和其他各種不同的頻率的信號作為顯示模塊的時鐘輸入。當(dāng)高電平時允許計(jì)數(shù)，低電平時禁止計(jì)數(shù)。數(shù)字鎖存器在固定時間基準(zhǔn)的后周期開始工作,即當(dāng)閘門計(jì)數(shù)時間結(jié)束, 閘門下降沿到來時, 鎖存此時計(jì)數(shù)模塊的各項(xiàng)輸出。在