【正文】 cy meter. The mon measurement method of frequency is to utilize the frequency characteristics of the circuit to measure frequency, and also to adopt numerical method of utilizing pulse counting to measure frequency. With the development of digital circuit technology, a variety of improved frequency measurement methods are produced based on pulse counting method. This paper analyzes the direct frequency measurement method and the measuring principle of periodic frequency measurement method, which shows the reasons why these two methods produce error of 177。由于多周期同步測(cè)頻 法的測(cè)量精度和被測(cè)信號(hào)的頻率無關(guān)，是一種等精度測(cè)量方法，適用于寬范圍的頻率測(cè)量，所以本文采用多周期同步測(cè)頻法來進(jìn)行頻率計(jì)的設(shè)計(jì)，給出了設(shè)計(jì)總體方案。 1 個(gè)計(jì)數(shù)誤差。 1 個(gè)計(jì)數(shù)誤差的原因。隨著數(shù)字電路技術(shù)的發(fā)展，以脈沖計(jì)數(shù)法為基礎(chǔ)衍生出各種改進(jìn)型的數(shù)字測(cè)頻方法，在測(cè)量精度、測(cè)量響應(yīng)的快速性等方面都有了很大提高。電子設(shè)計(jì)技術(shù)的進(jìn)步，也改變了傳統(tǒng)頻率計(jì)的設(shè)計(jì)方法。 本科學(xué)生畢業(yè)論文 2021 年 5 月 11 日 論文題目： 基于 FPGA 的數(shù)字頻率計(jì)設(shè)計(jì) 學(xué) 院： 電子工程學(xué)院 年 級(jí)： 2021 專 業(yè)： 集成電路設(shè)計(jì)與集成系統(tǒng) 姓 名： 周景超 學(xué) 號(hào)： 20213665 指導(dǎo)教師： 林連冬 I 摘要 EDA 技術(shù)的發(fā)展，改變了傳統(tǒng)的電子設(shè)計(jì)方法。 FPGA 等大規(guī)?？删幊踢壿嬈骷膹V泛應(yīng)用，使電子設(shè)計(jì)變得和軟件編程一樣方便快捷。 常用的頻率測(cè)量方法既有模擬的利用電路頻 率特性測(cè)量頻率的方法，又有利用脈沖計(jì)數(shù)測(cè)量頻率的數(shù)字方法。 本文分析了直接測(cè)頻法和周期測(cè)頻法的測(cè)量原理，說明了這兩種測(cè)頻方法產(chǎn)生177。多周期同步測(cè)頻法由于實(shí)現(xiàn)了測(cè)頻的閘門信號(hào)與被測(cè)脈沖信號(hào)的同步，消除了被測(cè)信號(hào)的177。文中對(duì)多周期同步測(cè)頻原理進(jìn)行了深入分析，并通過計(jì)算這三種測(cè)頻方法的測(cè)量誤差，說明了這三種測(cè)頻方法的優(yōu)缺點(diǎn)和適用的測(cè)頻場(chǎng)合。 最終 設(shè)計(jì)了一種基于 FPGA 技術(shù)的數(shù)字頻率計(jì)，應(yīng)用 VHDL 硬件開發(fā)語言，在 QuartusII 集成開發(fā)環(huán)境進(jìn)行了仿真實(shí)現(xiàn)。 1 counts. Multiperiod synchronous frequency measurement method realized the synchronization of gate signal of frequency measurement and the measured pulse signal, eliminating the measured signal error of 177。 課題的研究背景 頻率計(jì)的設(shè)計(jì)技術(shù)是隨著電子電路技術(shù)的發(fā)展而逐步向前發(fā)展的，早期的頻率計(jì)采用分立元件設(shè)計(jì)，設(shè)計(jì)周期長、穩(wěn)定性差，并且成品體積大、功耗高。相比分立件式的頻率計(jì)來說，數(shù)字頻率計(jì)提高了穩(wěn)定性，減小了體積，但是數(shù)字頻率計(jì)仍然存在著電路復(fù)雜、設(shè)計(jì)周期長等缺點(diǎn)，數(shù)字頻率計(jì)的測(cè)量范圍都是有限的，為測(cè)量不同頻率的信號(hào)都要專 門的設(shè)計(jì)某一部分電路，靈活性差?？删幊踢壿嬈骷淹ㄓ眉呻娐吠ㄟ^編程集成到一塊尺寸很小的硅片上，成倍縮小了電路的體積，同時(shí)由于走線短，減少了干擾，提高了系統(tǒng)的可靠性。隨著可編程邏輯器件集成規(guī)模不斷擴(kuò)大，自身功能的不斷完善和計(jì)算機(jī)輔助 設(shè)計(jì)技術(shù)的提高，在現(xiàn)代電子系統(tǒng)設(shè)計(jì)領(lǐng)域中的 EDA 便應(yīng)運(yùn)而生了。 頻率計(jì) 的發(fā)展現(xiàn)狀 由于社會(huì)發(fā)展和科技發(fā)展的需要，信息傳輸和處理的要求的提高，對(duì)頻率的測(cè)量精基于 FPGA的數(shù)字頻率計(jì)設(shè)計(jì) 2 度也提出了更高的要求，需 要更高準(zhǔn)確度的時(shí)頻基準(zhǔn)和更精密的測(cè)量技術(shù)。目前，國內(nèi)外使用的測(cè)頻的方法有很多，有直接測(cè)頻法、內(nèi)插法、游標(biāo)法、時(shí)間 —電壓變化法、多周期同步法、頻率倍增法、頻差倍增法以及相位比較法等等。內(nèi)插法和游標(biāo)法都是采用模擬的方法，雖然精度提高了，但是電路設(shè)計(jì)卻很復(fù)雜。多周期同步法是精度較高的一種。 1 個(gè)字的計(jì)數(shù)誤差（177。 1 個(gè)信號(hào)的脈沖計(jì)數(shù)誤差），而且這些方法設(shè)備復(fù)雜，不利于推廣。 1 個(gè)字的誤差，提高測(cè)量精度，但用這種方法來提高測(cè)量精度是有限的，因?yàn)槿缫玫?2 1013 的測(cè)量精度，就要把被測(cè)頻率 fx 倍頻到mfx=1/21011Hz=5000MHz，這無論是對(duì)倍頻技術(shù)，還是對(duì)目前的計(jì)數(shù)器都是很難實(shí)現(xiàn)的。這種方法是將被測(cè)信號(hào)和參考信號(hào) 經(jīng)頻差倍增使被測(cè)信號(hào)的相位起伏擴(kuò)大，在通過混頻器獲得差拍信號(hào)，用電子計(jì)數(shù)器在低頻下進(jìn)行多周期測(cè)量，能在較少的倍增次數(shù)和同樣的取樣時(shí)間情況下，得到比測(cè)頻法更高的系統(tǒng)分辨率和測(cè)量精度。以上只是對(duì)現(xiàn)存的幾種主要的測(cè)頻方法的概述，很顯然從以上的分析中知道：不同的測(cè)頻方法在不同的應(yīng)用條件下是具有一定的優(yōu)勢(shì)的。 課題 研究 的主要 內(nèi)容 本課題主要研究如下內(nèi)容： 1． 分析比較常用的幾種測(cè)頻方式的測(cè)量精度，選擇一種合適的測(cè)頻實(shí)現(xiàn)方式。 3． 用 VHDL 語言實(shí)現(xiàn)頻率計(jì)的各個(gè)模塊及頻率計(jì)的總體設(shè)計(jì)。 基于 FPGA的數(shù)字頻率計(jì)設(shè)計(jì) 3 論文 各章主要內(nèi)容 本文旨在通過對(duì)于頻率計(jì)數(shù)器理論，頻率技術(shù)器這樣一個(gè)完整系統(tǒng)的制作。具體主要包含以下內(nèi)容： 第一章 是緒論，主要介紹了課題的研究背景、研究現(xiàn)狀以及該課題的研究內(nèi)容 。 第三章 介紹了 FPGA的 工作原理 ，同時(shí)介紹了 VHDL語言。 提出了頻率計(jì)的總體設(shè)計(jì)方案，并按照不同功能對(duì)頻率計(jì)的總體設(shè)計(jì)進(jìn)行了模塊劃分。驗(yàn)證了設(shè)計(jì) 的搭建硬件仿真平臺(tái)、計(jì)數(shù)仲裁單元仿真、除法器單元仿真、計(jì)時(shí)過程仿真。由于頻率信號(hào)抗干擾性強(qiáng)、易傳輸，可以獲得較高的測(cè)量精度，所以測(cè)頻方法的研究越來越受到重視，在檢測(cè)技術(shù)中，常將一些電量或其他電參量轉(zhuǎn)換成頻率進(jìn)行測(cè)量，以提高測(cè)量的精度。而測(cè)量所能達(dá)到的精度，不僅取決于作為標(biāo)準(zhǔn)使用的時(shí)鐘頻率的精度， 也取決于所使用的測(cè)量設(shè)備和測(cè)量方法。 直讀法測(cè)頻 直讀法測(cè)頻是利用電路的頻率特性進(jìn)行頻率的判讀。 1. 電橋法 電橋法測(cè)頻是利用交流電橋的平衡條件與電橋電源頻率有關(guān)這一特性來測(cè)頻的。 電橋法測(cè)頻的測(cè)量精度約為177。在 高頻時(shí)，由于寄生參數(shù)影響嚴(yán)重，會(huì)使測(cè)量精確度大大下降，電橋測(cè)頻法僅適用于 10KHz 以下的音頻范圍。當(dāng)被測(cè)頻率加到變壓器式的諧振電路中時(shí)，調(diào)節(jié)電容使諧振電路達(dá)到諧振。諧振法測(cè)量頻率的誤差大約在177。諧振法優(yōu)點(diǎn)是體積小、重量輕，不要求電源等，因而它目仍獲得廣泛的應(yīng)用。 如下式： 0 mxXmUU U fT ? ???? ? ? （ 21） 輸出的直流電壓 Uo 按頻率刻度的電壓表指示，則從電壓表指針?biāo)缚潭缺憧芍苯幼x出被測(cè)頻率 fx?？梢赃B續(xù)監(jiān)視頻率的變化是這種測(cè)量法的突出優(yōu)點(diǎn) 。比較法測(cè)頻可分為拍頻法測(cè)頻與差頻法測(cè)頻兩種。后者是將待測(cè)頻率信號(hào)與標(biāo)準(zhǔn)頻率信號(hào)在非線性元件上進(jìn)行混頻。拍頻法和差頻法在常規(guī)場(chǎng)合很少采用。計(jì)數(shù)法就是在單位時(shí)間內(nèi)對(duì)信號(hào)的周期個(gè)數(shù)進(jìn)行計(jì)數(shù)。本設(shè)計(jì)采用計(jì)數(shù)法進(jìn)行頻率測(cè)量，下面對(duì)計(jì)數(shù)法的測(cè)頻原理和基于計(jì)數(shù)法的幾種的測(cè)頻方法進(jìn)行詳細(xì)分析。可用圖 21 來說明。 基于 FPGA的數(shù)字頻率計(jì)設(shè)計(jì) 6 圖 21 計(jì)數(shù)法測(cè)量原理 圖中 ?t1 是閘門開啟時(shí)刻到第一個(gè)計(jì)數(shù)脈沖前沿的時(shí)間（假設(shè)計(jì)數(shù)脈沖前沿使計(jì)數(shù)器翻轉(zhuǎn)計(jì)數(shù)）， ?t2 是閘門關(guān)閉時(shí)刻至下一個(gè)計(jì)數(shù)脈沖前沿的時(shí)間。當(dāng)閘門開啟時(shí)間 T接近甚至等于被測(cè)信號(hào)周期 Tx 的整數(shù)倍時(shí)， ?N 的絕對(duì)值最大，為 ?N = 177。所以，脈沖計(jì)數(shù)的最大絕對(duì)誤差（又稱量化誤差）為： 1N? ?? （ 24） 最大相對(duì)誤差為： 1NNN? ?? （ 25） 以上是脈沖計(jì)數(shù)法的測(cè)量原理和誤差分析。 基于脈沖計(jì)數(shù)的直接測(cè)頻法 直接測(cè)頻法 原理 直接測(cè)頻法又稱 M 法，是在脈沖計(jì)數(shù)法的基礎(chǔ)上，選用一個(gè)頻率相對(duì)較低的基準(zhǔn)基于 FPGA的數(shù)字頻率計(jì)設(shè)計(jì) 7 頻率信號(hào)作為閘門信號(hào)（圖 21 中 信號(hào) b），而將被測(cè)信號(hào)轉(zhuǎn)換為同頻的周期性脈沖信號(hào)（圖 21 中信號(hào) a），在固定閘門時(shí)間 T 內(nèi)對(duì)其計(jì)數(shù)。 Tc = M / fc， Tc、 fc 分別是基準(zhǔn)頻率信號(hào)的周期和頻率值，M 為 T 時(shí)間內(nèi)包含的基準(zhǔn)頻率信號(hào)的周期數(shù)。 直接測(cè)頻法誤差及測(cè)頻范圍分析 直接測(cè)頻法的誤差分析：經(jīng)過對(duì)直接測(cè)頻法的分析，我們知道這種方法的主要誤差來自閾門時(shí)間 T 以及計(jì)數(shù)器的結(jié)果正確與否，所以，我們可以得到總誤差同可用分項(xiàng)誤差這二者的絕對(duì)值進(jìn)行相加，得到： )||1(|| 00ffTfff xxx ????? （ 27） 在上面這個(gè)公式中，最大量化誤差的絕對(duì)值主要是由于閾門與被測(cè)計(jì)數(shù)脈沖這二者未在同一時(shí)刻打開的原因，然而，根據(jù)理論我們可以知道，即便這二者在同一時(shí)間開啟，也未必能夠得到一個(gè)相同的值。 通常情況下，閾門時(shí)間的正確與否是根據(jù)不同的測(cè)頻需求而先行制定的。 基于脈沖計(jì)數(shù)的周期測(cè)頻法 周期測(cè)頻法原理 周期測(cè)頻法又稱 T 法，是在脈沖計(jì)數(shù)法的基礎(chǔ)上，將頻率相對(duì)較高的基準(zhǔn)信號(hào)作為周期性脈沖 計(jì)數(shù)信號(hào)（圖 21 中信號(hào) a），將被測(cè)信號(hào)轉(zhuǎn)換為時(shí)間長度等同于被測(cè)信號(hào)基于 FPGA的數(shù)字頻率計(jì)設(shè)計(jì) 8 周期的閘門信號(hào)（圖 21 中信號(hào) b），在閘門時(shí)間 T（被測(cè)信號(hào)周期）內(nèi)對(duì)基準(zhǔn)脈沖信號(hào)計(jì)數(shù)。 周期測(cè)頻法 的 誤差分析 經(jīng)過對(duì)直接測(cè)周期法的分析，我們知道這種方法的主要誤差在于標(biāo)準(zhǔn)頻率 0f 數(shù)器的結(jié)果正確與否，所以，我們可以得到總誤差同可用分項(xiàng)誤差這二者的絕對(duì)值進(jìn)行相加，得到： 01|| ffNNTfff xxxx ???????? （ 210） 在上面這個(gè) 210 式中 ，最大量化誤差的 絕對(duì)值主要是由于閾門與被測(cè)計(jì)數(shù)脈沖這二者未在同一時(shí)刻打開的原因 。 通常情況下，閾門時(shí)間的正確與否是根據(jù)不同的測(cè)頻需求而先行制定的。 由上文可以得出，被測(cè)頻率 fx越高，閘門開啟時(shí)間 T 越長（ M 的值越大），測(cè)頻的相對(duì)誤差 Δfx/fx越小，即測(cè)頻的精確度 越高。 基于 FPGA的數(shù)字頻率計(jì)設(shè)計(jì) 9 第 三 章 基于 FPGA 頻率計(jì)的設(shè)計(jì)方案 FPGA 是現(xiàn)場(chǎng)可編程邏輯陣列 （ Field Programmable Gate Array）的英文縮寫。 FPGA 的 結(jié)構(gòu)與工作原理 查找表的原理與結(jié)構(gòu) 對(duì)于組合邏輯電路來說，當(dāng)前的輸出總是當(dāng)前輸入的函數(shù)，并且當(dāng)電路結(jié)構(gòu)固定時(shí)，輸入量不變，輸出量也不會(huì)發(fā)生變化。 圖 31 組合邏輯電路示例 圖 31 所示電路實(shí)現(xiàn)的組合邏輯為： P=AB+C； Q=A (B+C)。 表 31 示例組合電路的真值表 表 32 RAM中存儲(chǔ)的數(shù)據(jù) 真值表決定了輸入和輸出之間的邏輯關(guān)系。如表 32 所示 。這是用隨機(jī)存儲(chǔ)器（ RAM）實(shí)現(xiàn)可編程組合邏輯的基本原理。 LUT 是 可編程的最小邏輯構(gòu)成單元。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個(gè) LUT 可以看成一個(gè)有 4 位地址線的 16 1 的 RAM。 FPGA 查找表單元如圖 32 所示。顯然 N 不可能很大，否則 LUT 的利用率很低，所以一般 FPGA 的 LUT 多采用 4 輸入的形式即 N=4。 FPGA 的數(shù)字邏輯實(shí)現(xiàn)原理 我們以用 FPGA 來實(shí)現(xiàn)圖 33 所示的數(shù)字電路來說明 FPGA 實(shí)現(xiàn)數(shù)字邏輯的原理。電路中 D 觸發(fā)器是可利用 LUT 后面 D 觸發(fā)器來實(shí)現(xiàn)?；?FPGA的數(shù)字頻率計(jì)設(shè)計(jì) 11 圖 33 數(shù)字邏輯電路示例 觸發(fā)器的輸出與 I/O 腳相連，把結(jié)果輸出到芯片管腳。這個(gè)電路是一個(gè)很簡單的例子，只需要一個(gè) LUT 加上一個(gè)觸發(fā)器就可以完成。 EDA 技術(shù)與 VHDL VHDL 語言 本文的電路設(shè)計(jì)語言采用了傳統(tǒng)的電路設(shè)計(jì)語言 —— VHDL。此硬件語言最早在上世紀(jì)的八十年代浮現(xiàn)于人們眼前，在 VHDL 語言被設(shè)計(jì)之處，是美國的國防部為了國家軍隊(duì)提高硬件開發(fā)的可靠性與縮短開發(fā)時(shí)間而研發(fā)的一種硬件語言。 VHDL 即 “VeryHighSpeed Integrated