【正文】 通過(guò) VHDL（ Very High Speed Integrated Circuit Hardware Description Language） 硬件描述語(yǔ)言的設(shè)計(jì)，用 FPGA（ Field－ Programmable Gate Array—— 現(xiàn)場(chǎng)可編程門(mén)陣列 ） 來(lái)實(shí)現(xiàn)小型電子設(shè)備的設(shè)計(jì)，是開(kāi)發(fā)儀器儀表的主流。據(jù)統(tǒng)計(jì)，目前發(fā)達(dá)國(guó)家在電子產(chǎn)品開(kāi)發(fā)中 EDA 工具的利用率已達(dá) 50％，而大部分的 FPGA 已采用 HDL（ Hardware Description Language—— 硬件描述語(yǔ)言 ） 設(shè)計(jì)。由于 VHDL 已成為IEEE 標(biāo)準(zhǔn)，目前的 EDA 工具可以使 ASIC 系統(tǒng)的行為、功能、算法用 VHDL 描述直接生成 FPGA 器件，使設(shè)計(jì)者將精力集中于設(shè)計(jì)構(gòu)思，提高了設(shè)計(jì)效率，同時(shí)也利于設(shè)計(jì)的分解、交流和重用 [1,2]。 目前最主要 的方法是 基于單片機(jī)和 FPGA或 CPLD利用 EDA技術(shù)設(shè)計(jì)實(shí)現(xiàn) 等精度 頻率 測(cè)量 ，這使設(shè)計(jì)過(guò)程大大簡(jiǎn)化，縮短了開(kāi)發(fā)周期，減小了電路系統(tǒng)的體積，同時(shí)也有利于保證頻率計(jì)較高的精度和較好的可靠性。 而實(shí)現(xiàn)等精度的算法主要是，在計(jì)數(shù)法和測(cè)周期法基礎(chǔ)上發(fā)展起來(lái)的新型等精度頻率測(cè)量算法，主要原理是預(yù)置閘門(mén)信號(hào)頻率時(shí)隨著被測(cè)信號(hào)頻率的改變而改變，從而實(shí)現(xiàn)了等進(jìn)度的測(cè)量 [3]。 VHDL（超高速集成電路硬件描述語(yǔ)言）是由美國(guó)國(guó)防部開(kāi)發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top_Down）和基于庫(kù)（ LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL 對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，下載到具體的 FPGA 器件中去，從而實(shí)現(xiàn)可編程的 專(zhuān)用集成電路（ ASIC）的設(shè)計(jì)。 數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線(xiàn)比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差 ， 可靠性差。隨著復(fù)雜可編程邏輯器件（ CPLD）的廣泛應(yīng)用，以 EDA工具作為開(kāi)發(fā)手段，運(yùn)用 VHDL語(yǔ)言。將使整個(gè)系統(tǒng)大大簡(jiǎn)化。提高整體的性能和可靠性。 2 數(shù)字頻率計(jì)是通信設(shè)備、音、視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。采用 VHDL 編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分外，其余全部在一片 FPGA 芯片上實(shí)現(xiàn)。整個(gè)系統(tǒng)非常精簡(jiǎn)，且具有靈活的現(xiàn)場(chǎng)可更改性 [4]。 課題來(lái)源，目的和意義 隨著科學(xué)技術(shù)的發(fā)展，高精度集成電路的應(yīng)用，生產(chǎn)力得到了大幅度的發(fā)展，以大規(guī)模集成電路為主的各種設(shè)備成了當(dāng)今社會(huì)最常用的設(shè)備。頻率計(jì)在電子工程，資源勘探 發(fā)揮著巨大作用 ，有條不紊地工作著，高效率地支配著系統(tǒng)的運(yùn)行，是工程技術(shù)人員必不可少的測(cè)量工具。頻率計(jì)最重要的功能是根據(jù)基準(zhǔn)時(shí)鐘信號(hào)實(shí)現(xiàn)對(duì)被測(cè)信號(hào)的頻率進(jìn)行檢測(cè)。由此而延伸的頻率測(cè)量是電子測(cè)量領(lǐng)域里的一項(xiàng)重要內(nèi)容 。 在傳統(tǒng)的電子測(cè)量?jī)x器中，示波器在進(jìn)行頻率測(cè)量時(shí)測(cè)量精度較低，誤差較大。頻譜儀可以準(zhǔn)確的測(cè)量 頻率并顯示被測(cè)信號(hào)的頻譜，但測(cè)量速度較慢，無(wú)法實(shí)時(shí)快速的跟蹤捕捉到被測(cè)信號(hào)頻率的變化。正是由于頻率計(jì)能夠快速準(zhǔn)確的捕捉到被測(cè)信號(hào)頻率的變化，因此，頻率計(jì)擁有非常廣泛的應(yīng)用范圍。 在傳統(tǒng)的生產(chǎn)制造企業(yè)中，頻率計(jì)被廣泛的應(yīng)用在產(chǎn)線(xiàn)的生產(chǎn)測(cè)試中。頻率計(jì)能夠快速的捕捉到晶體振蕩器輸出頻率的變化，用戶(hù)通過(guò)使用頻率計(jì)能夠迅速的發(fā)現(xiàn)有故障的晶振產(chǎn)品，確保產(chǎn)品質(zhì)量 。 在計(jì)量實(shí)驗(yàn)室中，頻率計(jì)被用來(lái)對(duì)各種電子測(cè)量設(shè)備的本地振蕩器進(jìn)行校準(zhǔn)。在無(wú)線(xiàn)通訊測(cè)試中，頻率計(jì)既可以被用來(lái)對(duì)無(wú)線(xiàn)通訊基站的主時(shí)鐘進(jìn)行校準(zhǔn)，還可以被用來(lái)對(duì)無(wú)線(xiàn)電 臺(tái)的跳頻信號(hào)和頻率調(diào)制信號(hào)進(jìn)行分析。 頻率計(jì)又稱(chēng)為 頻率計(jì)數(shù)器 ，是一種專(zhuān)門(mén)對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的電子測(cè)量?jī)x器。 其最基本的工作原理為：當(dāng)被測(cè)信號(hào)在特定時(shí)間段 T 內(nèi)的周期個(gè)數(shù)為 N 時(shí)，則被測(cè)信號(hào)的頻率 TNf? [5]。 頻率計(jì)主要由四個(gè)部分構(gòu)成：時(shí)基電路、輸入電路、計(jì)數(shù)顯示電路以及控制電路。在一個(gè)測(cè)量周期過(guò)程中，被測(cè)周期信號(hào)在輸入電路中經(jīng)過(guò)放大、整形、微分操作之后形成特定周期的窄脈沖，送到 主門(mén)的一個(gè)輸入端。主門(mén)的另外一個(gè)輸入端為時(shí)基電路產(chǎn)生電路產(chǎn)生的閘門(mén)脈沖。在閘門(mén)脈沖開(kāi)啟主門(mén)的期間，特定周期的窄脈沖才能通過(guò)主門(mén)，從而進(jìn)入計(jì)數(shù)器進(jìn)行計(jì)數(shù)，計(jì)數(shù)器的顯示電路則用來(lái)顯示被測(cè)信號(hào)的頻率值，內(nèi)部控制電路則用來(lái)完成各種測(cè)量功能之間的切換并實(shí)現(xiàn)測(cè)量設(shè)置 [6]。 在工程測(cè)量中不少物理量的測(cè)量，如時(shí)間測(cè)量，速度測(cè)量，速度控制等，都涉及到頻率測(cè)量。頻率信號(hào)抗干擾性強(qiáng)，易于傳輸，可以獲得較高的測(cè)量精度， 3 所以測(cè)量頻率的方法的研究越來(lái)越受的重視。 本文主要研究?jī)?nèi)容 針對(duì)論文和設(shè)計(jì)工作，本文包括以下幾章內(nèi)容： 1. 簡(jiǎn)要介紹了課題背景和研究的意義、以及數(shù)字頻率計(jì)的發(fā)展趨勢(shì)。 2. 詳細(xì)介紹了 FPGA 技術(shù)及其開(kāi)發(fā)環(huán)境。 3. 詳細(xì)介紹了等精度頻率計(jì)的技術(shù)指標(biāo)及工作原理。 4. 詳細(xì)介紹了等精度頻率計(jì)各個(gè)模塊的工作原理，實(shí)現(xiàn)及仿真結(jié)果。 5. 對(duì)全文進(jìn)行總結(jié)，并將 VHDL 主要源程序作為附錄。 4 第二章 FPGA 技術(shù)及開(kāi)發(fā)環(huán)境介紹 基于 EDA 的 FPGA 開(kāi)發(fā) 我國(guó)的電子設(shè)計(jì)技術(shù)發(fā)展到今天，將面臨一次更大意義的突破， FPGA( Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門(mén)陣列 )在 EDA基礎(chǔ)上的廣泛應(yīng)用。從某種意義上說(shuō)，新的電子系統(tǒng)運(yùn)轉(zhuǎn)的物理機(jī)制又將回到原來(lái)的純數(shù)字電路結(jié)構(gòu)，但卻是一種更高層次的循環(huán)，它在更高層次上容納了過(guò)去數(shù)字技術(shù)的優(yōu)秀部分，對(duì)(Micro Chip Unit ) MCU 系統(tǒng)是一種揚(yáng)棄，在電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成的整體上發(fā)生了質(zhì)的飛躍。如果說(shuō) MCU 在邏輯的實(shí)現(xiàn)上是無(wú)限，那么 FPGA 不但包括了 MCU 這一特點(diǎn)，而且可以觸及硅片電路線(xiàn)度的物理極限，并兼有串、并行工作方式，高速、高可靠性以及寬口徑適用性等諸多 方面的特點(diǎn)。不但如此，隨著 EDA技術(shù)的發(fā)展和 FPGA在深亞米領(lǐng)域的進(jìn)軍，它們與 MCU, MPU, DSP, A/D, D/A, RAM 和 ROM 等獨(dú)立器件間的物理與功能界限已日趨模糊。特別是軟 /硬 IP芯核 (知識(shí)產(chǎn)權(quán)芯核 Intelligence Property Core，一種已注冊(cè)產(chǎn)權(quán)的電路設(shè)計(jì) )產(chǎn)業(yè)的迅猛發(fā)展，嵌入式通用及標(biāo)準(zhǔn) FPGA 器件的呼之欲出，片上系統(tǒng) (SOC)已經(jīng)近在咫尺。 FPGA 以其不可替代的地位及伴隨而來(lái)的極具知識(shí)經(jīng)濟(jì)特征的 IP芯核產(chǎn)業(yè)的崛起，正越來(lái)越受到業(yè)內(nèi)人士的密切關(guān)注 [7]。 FPGA 簡(jiǎn)介 FPGA 是高密度現(xiàn)場(chǎng)可編程邏輯芯片，能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€(gè)單片集成電路中，其集成度已發(fā)展到現(xiàn)在的幾百萬(wàn)門(mén)?，F(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)是由掩膜可編程門(mén)陣列 (MPGA)和可編程邏輯器件二者演變而來(lái)的，并將它們的特性結(jié)合在一起，因此 FPGA 既有門(mén)陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶(hù)可編程特性。 FPGA通常由布線(xiàn)資源分隔的可編程邏輯單元 (或宏單元 )構(gòu)成數(shù)組，又由可編程 I/O 單元圍繞數(shù)組構(gòu)成整個(gè)芯片。其內(nèi)部資源是分段互聯(lián)的，因而延時(shí)不可預(yù)測(cè)，只有編程完畢后才能實(shí)際測(cè)量。 FPGA建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種 :基于反熔絲技術(shù)的器件只允許對(duì)器件編程一次，編程后不能修改。其優(yōu)點(diǎn)是集成度、工作頻率和可靠性都很高，適用于電磁輻射干擾較強(qiáng)的惡劣環(huán)境?；?EPROM 內(nèi)存技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100 次以上，系統(tǒng)掉電后編程信息也不會(huì)丟失。編程方法分為在編程器上編程和用下載電纜編程。用下載電纜編程的器件，只要先將器件裝焊在印刷電路板上，通過(guò) PC, SUN 工作站、 ATE(自動(dòng)測(cè)試儀 )或嵌入式微處理器系統(tǒng)，就能產(chǎn)生編程所用的標(biāo)準(zhǔn) 5V, 或 邏輯電平信號(hào)，也稱(chēng)為 ISP ( In System Programmable)方式編程，其調(diào)試和維修也很方便。基于 SRAM 技術(shù)的器件編程數(shù)據(jù)存儲(chǔ)于器件的 RAM 區(qū)中，使之具有用戶(hù)設(shè)計(jì)的功能。在系統(tǒng)不加電時(shí)，編程數(shù)據(jù)存儲(chǔ)在 EPROM、硬盤(pán)、或軟盤(pán)中。系統(tǒng)加電時(shí)將這些編程數(shù)據(jù)實(shí)時(shí)寫(xiě)入可編程器件，從而實(shí)現(xiàn)板級(jí)或系統(tǒng)級(jí)的動(dòng)態(tài)配置 [8]。 5 用 FPGA 進(jìn)行開(kāi)發(fā)的優(yōu)缺點(diǎn) 我們認(rèn)為，基于 EDA 技術(shù)的 FPGA 器件的開(kāi)發(fā)應(yīng)用可以從根本上解決 MCU 所遇到的問(wèn)題。與 MCU 相比， FPGA 的優(yōu)勢(shì)是多方面的和根本性的 : (1).編程方式簡(jiǎn)便、先進(jìn)。 FPGA 產(chǎn)品越來(lái)越多地采用了先進(jìn)的 邊界掃描測(cè)試 (BST)技術(shù) (由聯(lián)合測(cè)試行動(dòng)小組， JTAG 開(kāi)發(fā) )和 ISP(在系統(tǒng)配置編程方式 )。在 +5 V工作電平下可隨時(shí)對(duì)正在工作的系統(tǒng)上的 FPGA 進(jìn)行全部或部分地在系統(tǒng)編程，并可進(jìn)行所謂菊花鏈?zhǔn)蕉嘈酒芯幊?，?duì)于 SRAM 結(jié)構(gòu)的FPGA，其下載編程次數(shù)幾乎沒(méi)有限制 (如 Altera 公司的 FLEXIOK 系列 )。這種編程方式可輕易地實(shí)現(xiàn)紅外編程、超聲編程或無(wú)線(xiàn)編程，或通過(guò)電話(huà)線(xiàn)遠(yuǎn)程在線(xiàn)編程。這些功能在工控、智能儀器儀表、通訊和軍事上有特殊用途。 (2).高速。 FPGA 的時(shí)鐘延遲可達(dá)納秒級(jí)，結(jié)合其并行工作方式，在 超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景。 (3).高可靠性。在高可靠應(yīng)用領(lǐng)域， MCU的缺憾為 FPGA 的應(yīng)用留 下了很大的用武之地。除了不存在 MCU 所特有的復(fù)位不可靠與 PC 可能跑飛 等固有缺陷外， FPGA 的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同 一芯片中，從而大大縮小了體積，易于管理和屏蔽。 (4).開(kāi)發(fā)工具和設(shè)計(jì)語(yǔ)言標(biāo)準(zhǔn)化，開(kāi)發(fā)周期短。由于 FPGA 的集成規(guī) 模非常大，集成度可達(dá)數(shù)百萬(wàn)門(mén)。因此， FPGA 的設(shè)計(jì)開(kāi)發(fā)必須利用功 能強(qiáng)大的 EDA工具， 通過(guò)符合國(guó)際標(biāo)準(zhǔn)的硬件描述語(yǔ)言 (如 VHDL 或 VerilogHDL)來(lái)進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開(kāi)發(fā)。由于開(kāi)發(fā)工具的通用性、設(shè)計(jì)語(yǔ)言 的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程幾乎與所用的 FPGA 器件的硬件結(jié)構(gòu)沒(méi)有關(guān) 系，所以設(shè)計(jì)成功的各類(lèi)邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎 可用于任何型號(hào)的 FPGA 中，由此還可以 以 知識(shí)產(chǎn)權(quán)的方式得到確認(rèn)，并 被注冊(cè)成為所謂的 IP 芯核，從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大幅度提高。由 于相應(yīng)的 EDA 軟件功能完善而強(qiáng)大，仿真方式便捷而實(shí)時(shí)，開(kāi)發(fā)過(guò)程形象而 直觀(guān)，兼之硬件因素涉及甚少，因此可以 在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè) 計(jì)，這正是產(chǎn)品快速進(jìn)入市場(chǎng)的最寶貴的特征。美國(guó) TI 公司認(rèn)為，一個(gè) ASIC 80 %的功能可用 IP 芯核等現(xiàn)成邏輯合成。 EDA 專(zhuān)家預(yù)言，未來(lái)的大系統(tǒng)的 FPGA 設(shè)計(jì)僅僅是各類(lèi)再應(yīng)用邏輯與 IP 芯核的拼裝，其設(shè)計(jì)周期最少僅數(shù)分鐘。 (5).功能強(qiáng)大，應(yīng)用廣闊。目前， FPGA 可供選擇范圍很大，可根 據(jù)不同的應(yīng)用選用不同容量的芯片。利用它們可實(shí)現(xiàn)幾乎任何形式的數(shù)字電路 或數(shù)字系統(tǒng)的設(shè)計(jì)。隨著這類(lèi)器件的廣泛應(yīng)用和成本的大幅度下降， FPGA 在系統(tǒng)中的直接應(yīng)用率正直逼 ASIC 的開(kāi)發(fā)。 同時(shí)， FPGA 設(shè)計(jì)方法也有其局限性。這主要體現(xiàn)在以下幾點(diǎn) : (1).FPGA 設(shè)計(jì)軟件一般需要對(duì)電路進(jìn)行邏輯綜合優(yōu)化 (Logic Synthesis amp。 Optimization)，以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。從而使傳統(tǒng)設(shè)計(jì)方法中經(jīng)常采 用的一些電路形 6 式 (特別是一些異步時(shí)序電路 )在 FPGA 設(shè)計(jì)方法中并不適用。這就要求設(shè)計(jì)人員更加了解 FPGA 設(shè)計(jì)軟件的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì) 。 (2).FPGA一般采用查找表 (LUT)結(jié)構(gòu) (Xilinx), ANDOR結(jié)構(gòu) (Altera)或多路 選擇器結(jié)構(gòu) (Actel)，這些結(jié)構(gòu)的優(yōu)點(diǎn)是可編程性，缺點(diǎn)是時(shí)延過(guò)大，造成原 始設(shè)計(jì)中同步信號(hào)之間發(fā)生時(shí)序偏移。同時(shí)，如果電路較大，需要經(jīng)過(guò)劃分才 能實(shí)現(xiàn)，由于引出端的延遲時(shí)間，更加大了延遲時(shí)間和時(shí)序偏移。時(shí)延問(wèn)題是 ASIC 設(shè)計(jì)當(dāng)中常見(jiàn)的問(wèn)題 ， 要精確地控制電路的時(shí)延是非常困難的，特別是 在像 FPGA 這樣的可編程邏輯當(dāng)中。 (3).FPGA 的容量和 I/O 數(shù)目都是有限的，因此，一個(gè)較大的電路必 須經(jīng)過(guò)邏輯劃分 ((Logic Partition)才能用多個(gè) FPGA/CPLD 芯片實(shí)現(xiàn)，劃分算法 的優(yōu)劣直接影響設(shè)計(jì)的性能 。 (4).由于目標(biāo)系統(tǒng)的 PCB 板的修改代價(jià)很高，用戶(hù)一般希望能夠在固定引出端分配的前提下對(duì)電路進(jìn)行修改。但在芯片利用率提高，或者芯片 I/O 引出端很多的情況下，微小的修改往往會(huì)降低芯片的布通率。 (5).早期的 FPGA 芯片不能實(shí)現(xiàn)內(nèi)存、模擬電路等一些特殊形式的電路。 最新的一些 FPGA 產(chǎn)品集成了通用的 RAM 結(jié)構(gòu)。但這種結(jié)構(gòu)要么利用率不 高，要