【正文】 Altera 公司的 FPGA 器件有兩類配置下載方式：主動(dòng)配置方式和被動(dòng)配置方式。主動(dòng)配置方式由 FPGA 器件引導(dǎo)配置操作過(guò)程，它控制著外部存儲(chǔ)器和初始化過(guò)程：而被動(dòng)配置方式則由外部計(jì)算機(jī)或控制器控制配置過(guò)程。 FPGA 在正常工作時(shí)，它的配置數(shù)據(jù)（下載進(jìn)去的邏輯信息）存儲(chǔ)在 SRAM 中 ，由于 SRAM的易失性，每次加電時(shí)，配置數(shù)據(jù)都必須重新下載。在實(shí)驗(yàn)系統(tǒng)中，通常用計(jì)算機(jī)或控制器進(jìn)行調(diào)試，因此可以使用被動(dòng)配置方式。在實(shí)用系統(tǒng)中，多數(shù)情況下必須由 FPGA 主動(dòng)引導(dǎo)配置操作過(guò)程，這時(shí) FPGA 將主動(dòng)從外專用存儲(chǔ)芯片中獲得配置數(shù)據(jù)，而此芯片的 FPGA 配置是用普通編程器將設(shè)計(jì)所得的 POF 格式的文件燒錄進(jìn)去的。 Altera 公司提供的 FPGA 專用配置器件它們的特點(diǎn)是： ◆ 配置電流小器件正常工作時(shí)， EPC 器件為零靜態(tài)電流，不消耗功率。 ◆ 適用于 。 ◆ 支持 MPU 、 MCU 模仿下載配置時(shí)序?yàn)?FPGA 配置 可編程邏輯器件 FPGA的基本結(jié)構(gòu) 可編程邏輯器件種類較多，不同廠商生產(chǎn)的可編程邏輯器件的結(jié)構(gòu)差別較大?？删幊踢壿嬈骷幕窘Y(jié)構(gòu)由輸入緩沖電路、與陣列、或陣列、輸出緩沖電路等 4部分組成。其中輸入緩沖電路主要用來(lái)對(duì)輸入信號(hào)進(jìn)行預(yù)處理，以適應(yīng)各種輸入情況，例如產(chǎn)生 輸入變量 的原變量和反變量； “ 與陣列 ” 和 “ 或陣列 ” 是 PLD 器件的主體，能夠有效地實(shí)現(xiàn) “ 積之和 ” 形式的布爾邏輯函數(shù)；輸出緩沖電路主要用來(lái)對(duì)輸出信號(hào)進(jìn)行處理，用戶可以根據(jù)需要選擇各種靈活的輸出方式（組合方式、時(shí)序方式） ，并可將反饋信號(hào)送回輸入端，以實(shí)現(xiàn)復(fù)雜的邏輯功能。 的設(shè)計(jì)方法與要求 采用可編程邏輯器件芯片和 EDA 軟件，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)?？梢詫?shí)現(xiàn)無(wú)芯片 EDA 公司，專業(yè)從事 IP 模塊生產(chǎn)。也可以實(shí)現(xiàn)無(wú)生產(chǎn)線集成電路設(shè)計(jì)公司的運(yùn)作?？梢哉f(shuō)，當(dāng)今的數(shù)字系統(tǒng)設(shè)計(jì)已經(jīng)離不開可編程邏輯器件和 EDA 設(shè)計(jì)工具。 EDA（ Electronics Design Automation）即電子設(shè)計(jì)自動(dòng)化?，F(xiàn)在數(shù)字系統(tǒng)設(shè)計(jì)依靠手工已經(jīng)無(wú)法滿足設(shè)計(jì)要求，設(shè)計(jì)工作需要在計(jì)算機(jī)上采用 EDA 技術(shù)完成。 EDA 技術(shù)以 計(jì)算機(jī)硬件和系統(tǒng)軟件為基本工作平臺(tái)，采用 EDA 通用支撐軟件和應(yīng)用軟件包，在計(jì)算機(jī)上幫助電子設(shè)計(jì)工程師完成電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、性能分析、時(shí)序測(cè)試直至 PCB（印刷電路板）的自動(dòng)設(shè)計(jì)等。在 EDA軟件的支持下，設(shè)計(jì)者完成對(duì)系統(tǒng)功能的進(jìn)行描述，由計(jì)算機(jī)軟件進(jìn)行處理得到設(shè)計(jì)結(jié)果。利用 EDA 設(shè)計(jì)工具，設(shè)計(jì)者可以預(yù)知設(shè)計(jì)結(jié)果，減少設(shè)計(jì)的盲目性，極大地提高設(shè)計(jì)的效率。 用硬件描述語(yǔ)言進(jìn)行電路與系統(tǒng)的設(shè)計(jì)是當(dāng)前 EDA 技術(shù)的一個(gè)重要特征。硬件描述語(yǔ)言突出優(yōu)點(diǎn)是：語(yǔ)言的公開可利用性；設(shè)計(jì)與工藝的無(wú)關(guān)性；寬范圍的描述能力；便 于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用和繼承等。與原理圖輸入設(shè)計(jì)方法相比較，硬件描述語(yǔ)言更適合規(guī)模日益增大的電子系統(tǒng)。硬件描述語(yǔ)言使得設(shè)計(jì)者在比較抽象的層次上描述設(shè)計(jì)的結(jié)構(gòu)和內(nèi)部特征，是進(jìn)行邏輯綜合優(yōu)化的重要工具。目前最常用的 IEEE 標(biāo)準(zhǔn)硬件描述語(yǔ)言有 VHD L和 VerilogHDL。 FPGA 設(shè)計(jì)不僅僅必須要達(dá)到客戶和系統(tǒng)的基本要求，而且需要具有可讀性、可重復(fù)性和可測(cè)性這三個(gè)重要的特征。 可編程邏輯器件 FPGA的一般設(shè)計(jì)流程 可編程邏輯器件的設(shè)計(jì)過(guò)程是利用 EDA 開發(fā)軟件和編程工具對(duì)器件進(jìn)行開發(fā)的過(guò)程。可編程邏輯器件的一般設(shè)計(jì)流程如圖 所示，包括設(shè)計(jì)準(zhǔn)備，設(shè)計(jì)輸入，功能仿真，設(shè)計(jì)處理，時(shí)序仿真和器件編程及測(cè)試等七個(gè)步驟。 設(shè)計(jì)工具 Altera 的可編程邏輯器件設(shè)計(jì)工具隨著 Altera 公司在推出各種可編程邏輯器件的同時(shí)也在不斷升級(jí)。從早期的 A＋ PLUS、 MAX＋ PLUS 發(fā)展到 目前的 MAX＋ PLUSⅡ、 Quartus、 QuartusⅡ。 MAX＋ PLUS Ⅱ和 Quartus Ⅱ具有可視化的設(shè)計(jì)環(huán)境，具有工業(yè)標(biāo)準(zhǔn) EDA 工具接口，可以運(yùn)行在多種操作平臺(tái)上。 MAX ＋ PLUSⅡ和 Quartus Ⅱ提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，設(shè)計(jì)人員不需要精通器件的內(nèi)部結(jié)構(gòu)，只需要運(yùn)用自己熟悉的輸入工具（如原理圖輸入或高級(jí)行為描述語(yǔ)言）進(jìn)行設(shè)計(jì)，利用 MAX ＋ PLUSⅡ和 QuartusⅡ可以將這些設(shè)計(jì)轉(zhuǎn)換為最終結(jié)構(gòu)所需要的格式。有關(guān)結(jié)構(gòu)的詳細(xì)知識(shí)已裝入開發(fā)工具軟件，設(shè)計(jì)人員無(wú)須手工優(yōu)化自己的設(shè)計(jì)，因此設(shè)計(jì)速度非?？?。 目前使用最廣的是 QuartusⅡ， QuartusⅡ是 Altera 的新一代設(shè)計(jì)開發(fā)軟件，支持 APEX20K、 APEXⅡ、 Excalibur、 Mercury 以及 Stratix 等新器件系列。 QuartusⅡ軟件加強(qiáng)了網(wǎng)絡(luò)功能，它具有最新的 Inter 技術(shù)，設(shè)計(jì)人員可以直接通過(guò)Inter 獲得 Altera 的技術(shù)支持。 QuartusⅡ的安裝需要的 PC 機(jī)系統(tǒng)配置：奔騰Ⅱ或更好的 PC 機(jī)， 256 MB 以上的有效內(nèi)存，不低于 128 MB 的物理內(nèi)存， GB 以上的硬盤空間， Windows 9 Windows 2020 或 Windows NT 、 Windows NT 操作系統(tǒng)， 17英寸顯示器。2 .等精度頻計(jì)的原理分析 傳統(tǒng)的測(cè) 頻原理是在一定的時(shí)間間隔內(nèi)測(cè)某個(gè)周期信號(hào)的重復(fù)變化次數(shù) N，其頻率可表示為 f=N/T，其原理框圖見圖 21。這種測(cè)量方式的精度隨被測(cè)信號(hào)頻率的變化而變化。 圖 21 傳統(tǒng)測(cè)頻原理框圖 測(cè)頻原理電路圖如圖 22 所示。 如圖 22 當(dāng)方波預(yù)置門控信號(hào)由低變?yōu)楦唠娖綍r(shí)，經(jīng)整形后的被測(cè)信號(hào)上升一沿啟動(dòng) D 觸發(fā)器，由 D 觸發(fā)器的 R端同時(shí)啟動(dòng)可控計(jì)數(shù)器 CNT1 和 CNT2 同時(shí)計(jì)數(shù)，當(dāng)預(yù)置門為低電平時(shí)，隨后而至的被測(cè)信號(hào)使可控計(jì)數(shù)器同時(shí)關(guān)閉。設(shè) FX 為整形后的被測(cè)信號(hào)， FS 為基準(zhǔn)頻率信號(hào)，若在一次預(yù)置門高電平脈寬時(shí)間內(nèi)被測(cè)信 號(hào)計(jì)數(shù)值為 Nx,基準(zhǔn)頻率計(jì)數(shù)值為 Ns，則有 : FX= (FS/Ns) Nx 基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的改變而改變，在實(shí)用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測(cè)量精度，而且在整個(gè)測(cè)頻區(qū)域內(nèi)保持恒定的測(cè)試精度。本系統(tǒng)設(shè)計(jì)的基本指標(biāo)如下 : （ 1）頻率測(cè)量 a．測(cè)量信號(hào)：方波；頻率： 1Hz～ 9999Hz b．測(cè)量誤差＜ % （ 2）顯示器 十進(jìn)制數(shù)字顯示，顯示刷新時(shí)間 1～ 3 秒連續(xù)可調(diào)，對(duì)上述測(cè)量功能用 8位 7 段數(shù)碼管顯示。 （ 3）具有 清零功能，時(shí)標(biāo)信號(hào)頻率為： 60000HZ 3. 硬件電路設(shè)計(jì) 等精度數(shù)字頻率計(jì)涉及到的計(jì)算包括加、減、乘、除，耗用的資源比較大，用一般中小規(guī)模 CPLD/FPGA 芯片難以實(shí)現(xiàn)。因此，我們選擇單片機(jī)和 CPLD/FPGA的結(jié)合來(lái)實(shí)現(xiàn)。電路系統(tǒng)原理框圖如圖 21所示，其中單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出 。CPLD/FPGA 完成各種測(cè)試功能 :鍵盤控制命令通過(guò)一片 74LS165 并入串出移位寄存器讀入單片機(jī)，實(shí)現(xiàn)測(cè)頻、測(cè)寬及脈測(cè)占空比等功能，單片機(jī)從 CPLD/FPGA 讀回計(jì)數(shù)數(shù)據(jù) 并進(jìn)行運(yùn)算，向顯示電路輸出測(cè)量結(jié)果 :顯示器電路采用七段 LED 動(dòng)態(tài)顯示，由 8 個(gè)芯片 74LS164 分別驅(qū)動(dòng)數(shù)碼管。 等精度頻率計(jì)的主系統(tǒng)如圖所示，主要由以下幾個(gè)部分組成： （ 1）信號(hào)整形電路。用于對(duì)待測(cè)信號(hào)進(jìn)行放大和整形，以便作為 PLD 器件的輸入信號(hào)。 （ 2）測(cè)頻電路。是測(cè)頻的核心電路模塊，可以由 FPDA 等 PLD 器件但當(dāng)。 （ 3） 100MHZ 的標(biāo)準(zhǔn)頻率信號(hào)源直接進(jìn)入 FPDA。 （ 4）單片機(jī)電路模塊。用于控制 FPDA 的測(cè)頻操作和讀取測(cè)量數(shù)據(jù)，并做相應(yīng)數(shù)據(jù)處理。安排單片機(jī)的 P0 口直接讀取測(cè)量數(shù)據(jù)， P2口向 FPDA發(fā)控制命令。 （ 5）鍵盤模塊?？梢杂梦鍌€(gè)鍵執(zhí)行測(cè)量控制，一個(gè)是復(fù)位鍵，其余是命令鍵。 （ 6）數(shù)碼顯示模塊。可以用七個(gè)數(shù)碼顯示管顯示測(cè)量結(jié)果，最高可表示百萬(wàn)分之一的精度。 考慮提高單片機(jī) IO 口的利用率，降低編程復(fù)雜性，提高單片機(jī)的計(jì)算機(jī)速度以及降低數(shù)碼管顯示器對(duì)主系統(tǒng)的干擾，可以采用串行靜態(tài)顯示方式。 系統(tǒng)的基本工作方式如下 : (1) PO 口是單片機(jī)與 FPGA 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實(shí)現(xiàn)各測(cè)試功能的轉(zhuǎn)換 。P2口為雙向控制口。 P3 口為 LED 的串行顯示控制口。系統(tǒng)設(shè)置 5個(gè)功能鍵 :占空比、脈寬、周 期、頻率和復(fù)位。 (2)顯示電路由 8 個(gè)數(shù)碼管組成 :7個(gè) LED 數(shù)碼管組成測(cè)量數(shù)據(jù)顯示器，另一個(gè)獨(dú)立的數(shù)碼管用于狀態(tài)顯示。 (3)測(cè)頻標(biāo)準(zhǔn)頻率 50MHz 信號(hào)由晶體振蕩源電路提供。 (4)待測(cè)信號(hào)經(jīng)放大整形后輸入 CPLD/FPGA 的 TCLK。 FPGA 測(cè)頻專用模塊邏輯設(shè)計(jì) 利用 VHDL 設(shè)計(jì)的測(cè)頻模塊邏輯結(jié)構(gòu)如圖 33所示 : 其中有關(guān)的接口信號(hào)規(guī)定如下 : (1) TF():TF=0 時(shí)等精度測(cè)頻 。TF=1 時(shí)測(cè)脈寬。 (2) CLR/TRIG (P2. 6):當(dāng) TF=0 時(shí)系統(tǒng)全清零功能 。當(dāng) TF=1 時(shí) CLRTRIG 的上跳沿將啟動(dòng) CNT2，進(jìn)行脈寬測(cè)試計(jì)數(shù)。 (3) ENDD (P2. 4):脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， ENDD=1 計(jì)數(shù)結(jié)束。 (4) CHOICE (P3. 2):自校 /測(cè)頻選擇， CHOICE=1 測(cè)頻 。CHOICE=0 自校。 (5) START (P2. 5):當(dāng) TF=0 時(shí)，作為預(yù)置門閘，門寬可通過(guò)鍵盤由單片機(jī)控制， START=1 時(shí)預(yù)置門開 。當(dāng) TF=1 時(shí)， START 有第二功能，此時(shí)，當(dāng) START=0時(shí)測(cè)負(fù)脈寬，當(dāng) START=1 時(shí)測(cè)正脈寬。利用此功能可分別 獲得脈寬和占空比數(shù)據(jù)。 (6) FEND (P2. 3):等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， EEND=0 時(shí)計(jì)數(shù)結(jié)束。 (7) SEL〔 2. 0〕 (P2. 2, P2. 1, P2. 0):計(jì)數(shù)值讀出選通控制。 圖 33 CPLD 測(cè)頻專用模塊框圖 測(cè)頻 /測(cè)周期的實(shí)現(xiàn) (1)令 TF=0，選擇等精度測(cè)頻，然后在 CONTRL 的 CLR 端加一正脈沖信號(hào)以完成測(cè)試電路狀態(tài)的初始化。 (2)由預(yù)置門控信號(hào)將 CONTRL 的 START 端置高電平，預(yù)置門開始定時(shí)，此時(shí)由被測(cè)信號(hào)的上沿打開計(jì)數(shù)器 CNT1 進(jìn)行計(jì)數(shù)，同時(shí)使 標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器CNT2。 (3)預(yù)置門定時(shí)結(jié)束信號(hào)把 CONTRL的 START端置為低電平 (由單片機(jī)來(lái)完成 )，在被測(cè)信號(hào)的下一個(gè)脈沖的上沿到來(lái)時(shí)， CNT1 停止計(jì)數(shù)，同時(shí)關(guān)斷 CNT2 對(duì) fs的計(jì)數(shù)。 (4)計(jì)數(shù)結(jié)束后， CONTRL 的 EEND 端將輸出低電平來(lái)指示測(cè)量計(jì)數(shù)結(jié)束，單片機(jī)得到此信號(hào)后，即可利用 ADRC (P2. 2) , ADRB (P2. 1) , ADRA (P2. 0)分別讀回 CNTI 和 CNT2 的計(jì)數(shù)值，并根據(jù)等精度測(cè)量公式進(jìn)行運(yùn)算，計(jì)算出被測(cè)信號(hào)的頻率或周期值。 控制部件設(shè)計(jì) 如 圖 34 所示，當(dāng) D觸發(fā)器的輸入端 START 為高電平時(shí)，若 FIN端來(lái)一個(gè)上升沿，則 Q 端變?yōu)楦唠娖剑瑢?dǎo)通 FIN→ CLK1 和 FSD→ CLK2，同時(shí) EEND 被置為高電平作為標(biāo)志 。當(dāng) D觸發(fā)器的輸入端 START 為低電平時(shí)，若 FIN端輸入一個(gè)脈沖上沿，則 FIN→ CLK1 與 FSD→ CLK2 的信號(hào)通道被切斷。 圖 34測(cè)頻與測(cè)周期控制部分電路 計(jì)數(shù)部件設(shè)計(jì) 圖 33 中的計(jì)數(shù)器 CNT1/CNT2 是 32 位二進(jìn)制計(jì)數(shù)器，通過(guò) DSEL 模塊的控制，單片機(jī)可分 4 次將其 32 位數(shù)據(jù)全部讀出。 脈沖寬度測(cè)量和占空比測(cè) 量模塊設(shè)計(jì) 根據(jù)上述脈寬測(cè)量原理，設(shè)計(jì)如圖 35(CONTRL2)所示的電路原理示意圖。 圖 35 CONTRL2 子模塊內(nèi)部結(jié) 構(gòu) 測(cè)量脈沖寬度的工作步驟如下 : (1)向 CONTRL2 的 CLR端送一個(gè)脈沖以便進(jìn)行電路的工作狀態(tài)初始化。 (2)將 GATE 的 CNL 端置高電平，表示開始脈沖寬度測(cè)量，這時(shí) CNT2 的輸入信號(hào)為 FSD。 (3)在被測(cè)脈沖的上沿到來(lái)時(shí)， CONTRL2 的 PUL 端輸出高電平，標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器 CNT2。 (4)在被測(cè)脈沖的下沿到來(lái)時(shí)， CONTRL2 的 PUL 端輸出低電平，計(jì)數(shù)器 CNT2 被 關(guān)斷。 (5)由單片機(jī)讀出計(jì)數(shù)器 CNT2 的結(jié)果，并通過(guò)上述測(cè)量原理公式計(jì)算出脈沖寬度。 CONTRL2 子模塊的主要特點(diǎn)是 :電路的設(shè)計(jì)保證了只有 CONTRL2 被初始化后才能工作，否則 PUL 輸出始終為零。只有在先檢測(cè)到上沿后 PUL 才為高電平，然后在檢測(cè)到下沿時(shí)， PUL 輸出為低電平 。ENDD 輸出高電平以便通知單片機(jī)測(cè)量計(jì)數(shù)已經(jīng)結(jié)束 。如果先檢測(cè)到下沿， PUL 并無(wú)變化 。在檢測(cè)到上沿并緊接一個(gè)下沿后， CONTRL2 不再發(fā)生變化直到下一個(gè)初始化信號(hào)到來(lái)。占空比的測(cè)量方法是通過(guò)測(cè)量脈沖寬度記錄 CNT2 的計(jì)數(shù)值 Nl，然后將輸入 信號(hào)反相，再測(cè)