【正文】 向 FPDA發(fā)控制命令。可以用七個(gè)數(shù)碼顯示管顯示測量結(jié)果，最高可表示百萬分之一的精度。 P3 口為 LED 的串行顯示控制口。 (4)待測信號經(jīng)放大整形后輸入 CPLD/FPGA 的 TCLK。當(dāng) TF=1 時(shí) CLRTRIG 的上跳沿將啟動 CNT2，進(jìn)行脈寬測試計(jì)數(shù)。 (5) START (P2. 5):當(dāng) TF=0 時(shí)，作為預(yù)置門閘，門寬可通過鍵盤由單片機(jī)控制， START=1 時(shí)預(yù)置門開 。 (7) SEL〔 2. 0〕 (P2. 2, P2. 1, P2. 0):計(jì)數(shù)值讀出選通控制。 (4)計(jì)數(shù)結(jié)束后， CONTRL 的 EEND 端將輸出低電平來指示測量計(jì)數(shù)結(jié)束，單片機(jī)得到此信號后，即可利用 ADRC (P2. 2) , ADRB (P2. 1) , ADRA (P2. 0)分別讀回 CNTI 和 CNT2 的計(jì)數(shù)值，并根據(jù)等精度測量公式進(jìn)行運(yùn)算，計(jì)算出被測信號的頻率或周期值。 脈沖寬度測量和占空比測 量模塊設(shè)計(jì) 根據(jù)上述脈寬測量原理，設(shè)計(jì)如圖 35(CONTRL2)所示的電路原理示意圖。 (4)在被測脈沖的下沿到來時(shí)， CONTRL2 的 PUL 端輸出低電平，計(jì)數(shù)器 CNT2 被 關(guān)斷。ENDD 輸出高電平以便通知單片機(jī)測量計(jì)數(shù)已經(jīng)結(jié)束 。低電壓，高性能 CMOS 結(jié)構(gòu)的 8位單片機(jī)。當(dāng) P1 口的管腳輸入數(shù)據(jù)時(shí)，應(yīng)先把口置 ’ 1’ 。 P1 口管腳寫入‘ I’后，被內(nèi)部上拉為高，可用作輸入。當(dāng) P3 口寫入‘ 1’后，被內(nèi)部上拉為高電平，并用作輸入。利用 AT89C51 的 PO 口讀計(jì) 數(shù)器 COUNT 輸出B [7. .0］標(biāo)準(zhǔn)頻率信號的值， P2口讀計(jì)數(shù)器 COUNT 輸出 B[15.. 8)被測信號的值。 CS=0 時(shí)，等精度測頻 。 (5) AS:自校和測頻選擇。 (8) SSO, SSI:計(jì)數(shù)位讀出選通控制。 鍵盤接口電路 鍵盤接口電路如圖 38 所示。將鍵盤值讀入單片機(jī)，從而實(shí)現(xiàn)對鍵盤動態(tài)掃描，實(shí)時(shí)將鍵盤命令交單片機(jī)處理。 P3. 4 用于鍵盤和顯示電路的切換選通。 圖 39顯示電路 FPGA 模塊的頂層設(shè)計(jì) 在本測頻系統(tǒng)中，對標(biāo)準(zhǔn)頻率信號和被測信號進(jìn)行測試功能的工作由 FPDA來完成。 FPGA 模塊仿真 對以上各功能模塊分別編譯后，其頻率 /周期測量仿真圖結(jié)果如下圖 44 所示 :(以下所有的仿真波形圖的標(biāo)準(zhǔn)頻率為 FS=50MHz) 圖 44 頻率調(diào)期側(cè)盈仿真圖 脈寬 /占空比測量仿真圖結(jié)果如下圖 45所示 : 圖 45脈寬 /占空比測量仿寡圖 單片機(jī)主程序 圖 46表示單片機(jī)主程序流程圖。并將 CS (P1. 3)置零，即為選擇測頻。自校子程序與測頻子程序相同。具體程序見附錄。當(dāng)有鍵輸入時(shí)，將鍵值讀入到預(yù)存單元 .用軟件延時(shí) 10mS 消抖，再讀鍵值，和原鍵值進(jìn)行比較，若和原值不相同，重新掃描鍵盤，若相同， 則跳轉(zhuǎn)到相應(yīng)入口執(zhí)行子程序。單片機(jī)讀入測頻計(jì)數(shù)結(jié)果后，還要根據(jù)等精度測頻原理進(jìn)行計(jì)算，才能得到最終的測量結(jié)果。具體程序見附 頻率計(jì)測試模塊 DJDPLJ. VHD LIBRARY IEEE。 START, CLRTRIQ FSTD, TF: IN STD 少 OGIC。CPBZ ENDD: OUT STD_ LOGIC)。 END COMPONENT FIN。 COMPONENT CNT IS PORT(CLK, CLR: IN STD_ LOGIC。 ENDD, PUL: OUT STD_ LOGIC)。 END COMPONENT GATE。 SIGNAL Q I, Q2: STD_ LOGIC_ VECTOR(31 DOWNTO 0)。 END IF。 CONT1:CNT PORT MAP(CLK=CLK1， CLR=CLRC, Q=Q 1)。 END ARCHITECTURE ART。 ENTITY CNT IS PORT(CLK, CLR: IN STD LOGIC。 BEGIN PROCESS(CLK, CLR) IS BEGIN IF CLR=39。1’THEN CNT=CNT+1。 END ARCHITECTURE ART。 CLK1, EEND, CLK2, CLRC: OUT STD_ LOGIC)。139。EVENTAND FIN=39。 END PROCESS。 CLK2=FSDAND 1。 USE LOGIC_ 。 ARCHITECTURE ART OFCCONTRL2 IS SIGNAL : STD_ LOGIC_ VECTOR(3 DOWNTO 1)。 S(1)=(2)。 ELSE F2=NOT FIN。 END 1F。 END PROCESS。 PROCESS(C0, CLR) IS BEGIN IF CLR=39。EVENTAND C0=1 I39。 END PROCESS。 ELSIF AO39。 END IF。 THEN (3)=39。139。 END PROCESS。 ENTITY FIN IS PORT (CHKF, FIN, CHOIS: IN STD LOGIC。 END ARCHITECTURE RTL。 CLKOUT: OUT STDes LOGIC)。 THEN CLKOUT=CLK2。 END ARCHITECTURE ART。 FL1: MOV A, P0 MOV R0, A INC R0 MOV A, P2 INC A。 MOV 5DH, 00H MOV 5EH, 00H MOV 5FH, 19H LCALL DIVD1 MOV 22H, 4DH。 RET 。 RET PWZJS: SETB SETB CHOICE。 PLI: MOV A, PO MOV R0, A DEC RO MOV A, P2 INC A MOV P2, A DJNZ R3, PL 1 LJMP NEXT6 PL2: MOV R0, 57H MOV R3, 04H PL3: MOV A, P0 MOV R0, A DEC R0 MOV A, P2 INC A MOV P2, A DJNZ R31 PL3’ LOPP 1: MOV R0, A INC RO DJNZ R7, LOPPI MOV R7, 18H LOOP4: MOVRI, 20H MOV R6, 03H CLR C LOPP2: MOV A, R1 RLC A MOV R1, A INC R 1 DJNZ R6, LOPP2 MOV R5, 04H MOV R0, 23H LOOP3: MOVA, R0 ADDC A, R0 DA A MOV R0, A INC R0 DJNZR5, LOOP3 DJNZR7, LOOP4 SBCD: MOV R0, 23H MOV R1, 40H MOV R3, 04H HEM: MOV A, R0 ANL A, OFH MOV R I, A INC R I MOV A, R0 ANL A, 0F0H SWAP A MOV R1, A INC R1 INC R0 DJNZ R3, HEM MOV A, 47H CJNE A, 00H, HEX3 CLR MOV R0, 40H MOV R1, LED1 MOV R2, 07H HEX4: MOV A, R0 MOV R1, A INC RO INC R1 DJNZ R2, HEM LJMP NEXT2 HEX3: SETB MOV R0, 47H MOV R1, LED7 MOV R2, 07H HEX2: MOV A, R0 MOV R1, A DEC RO DEC R1 DJNZ R2, HEX2 NEXT2: RET DIVD1: NOP MOV AD0, 08H。 MOV Rl, OFH。 MOV 21 H, 4EIH MOV 20H, 4FH LCALL HEXBCD2 MOV LED8, OBH。 MOV LED8, 0AH。測脈寬子程序 TESPW: MOV R4, 02H LCALL PWZJS MOV R0, 3FH。頻率周期測試計(jì)數(shù)子程序 FTJS: SETB CHOICE SETB CLRTRIG CLR CLRTRIG SETB START LCALL T 1 S LCALL T1 S LCALL T1 S LCALL T1 S LCALL TIS LCALL TI S LCALL T I S LCALL T1 S CLR START FLO: JB EEND, FL0。 END IF。 ARCHITECTURE ART OF GATE IS BEGIN PROCESS(CLK2, PUL, FSD, CNL) IS BEGIN IF CNL=39。 USE LOGIC_ I 。 END ENTITY FIN。 一自校順?biāo)脑囶l率選擇模塊 LIBRARY IEEE。1’。 ELSIF BO39。 PROCESS(B0, CLR) IS BEGIN IF CLR39。1’THEN (2) = 39。139。139。THEN (I)=’0 ’。 BO=NOT A0。 ELSE ENDD= ’ 0’ 。 IF S=2 THEN PUL=’1’。139。 SIGNAL S: STD_ L OGIC_ VECTOR(1 DOWNTO 0)。 ENDD, PUL: OUT STD 一 OGIC)。 一測脈寬、占空比控制模塊 LIBRARY IEEE。 FEND= 1。 THEN 1=START。039。 ARCHITECTURE ART OF CONTRL IS SIGNAL 1:STDee LOGIC。 USE 一 。 END PROCESS。 ELSIF CLK39。 END ENTITY CNT。 USE 。 CON2:CONTRL2 PORT MAP(FIN=FOUT, START=START, CLR=CLRC, PUL=PUL, ENDD=ENDD)。 FCH:FINPORTMAP(CHKF=CHEKF,FIN=FINPUT,CHOIS=CHOICE,FOUT=FOUT)。 FENPIN: PROCESS(FSTD) IS BEGIN IF FSTD39。 SIGNAL FOUT, CLRC: STD