【正文】 PLI: MOV A, PO MOV R0, A DEC RO MOV A, P2 INC A MOV P2, A DJNZ R3, PL 1 LJMP NEXT6 PL2: MOV R0, 57H MOV R3, 04H PL3: MOV A, P0 MOV R0, A DEC R0 MOV A, P2 INC A MOV P2, A DJNZ R31 PL3’ LOPP 1: MOV R0, A INC RO DJNZ R7, LOPPI MOV R7, 18H LOOP4: MOVRI, 20H MOV R6, 03H CLR C LOPP2: MOV A, R1 RLC A MOV R1, A INC R 1 DJNZ R6, LOPP2 MOV R5, 04H MOV R0, 23H LOOP3: MOVA, R0 ADDC A, R0 DA A MOV R0, A INC R0 DJNZR5, LOOP3 DJNZR7, LOOP4 SBCD: MOV R0, 23H MOV R1, 40H MOV R3, 04H HEM: MOV A, R0 ANL A, OFH MOV R I, A INC R I MOV A, R0 ANL A, 0F0H SWAP A MOV R1, A INC R1 INC R0 DJNZ R3, HEM MOV A, 47H CJNE A, 00H, HEX3 CLR MOV R0, 40H MOV R1, LED1 MOV R2, 07H HEX4: MOV A, R0 MOV R1, A INC RO INC R1 DJNZ R2, HEM LJMP NEXT2 HEX3: SETB MOV R0, 47H MOV R1, LED7 MOV R2, 07H HEX2: MOV A, R0 MOV R1, A DEC RO DEC R1 DJNZ R2, HEX2 NEXT2: RET DIVD1: NOP MOV AD0, 08H。 MOV Rl, OFH。 RET PWZJS: SETB SETB CHOICE。 MOV 21 H, 4EIH MOV 20H, 4FH LCALL HEXBCD2 MOV LED8, OBH。 RET 。 MOV LED8, 0AH。 MOV 5DH, 00H MOV 5EH, 00H MOV 5FH, 19H LCALL DIVD1 MOV 22H, 4DH。測(cè)脈寬子程序 TESPW: MOV R4, 02H LCALL PWZJS MOV R0, 3FH。 FL1: MOV A, P0 MOV R0, A INC R0 MOV A, P2 INC A。頻率周期測(cè)試計(jì)數(shù)子程序 FTJS: SETB CHOICE SETB CLRTRIG CLR CLRTRIG SETB START LCALL T 1 S LCALL T1 S LCALL T1 S LCALL T1 S LCALL TIS LCALL TI S LCALL T I S LCALL T1 S CLR START FLO: JB EEND, FL0。 END ARCHITECTURE ART。 END IF。 THEN CLKOUT=CLK2。 ARCHITECTURE ART OF GATE IS BEGIN PROCESS(CLK2, PUL, FSD, CNL) IS BEGIN IF CNL=39。 CLKOUT: OUT STDes LOGIC)。 USE LOGIC_ I 。 END ARCHITECTURE RTL。 END ENTITY FIN。 ENTITY FIN IS PORT (CHKF, FIN, CHOIS: IN STD LOGIC。 一自校順?biāo)脑囶l率選擇模塊 LIBRARY IEEE。 END PROCESS。1’。139。 ELSIF BO39。 THEN (3)=39。 PROCESS(B0, CLR) IS BEGIN IF CLR39。 END IF。1’THEN (2) = 39。 ELSIF AO39。139。 END PROCESS。139。EVENTAND C0=1 I39。THEN (I)=’0 ’。 PROCESS(C0, CLR) IS BEGIN IF CLR=39。 BO=NOT A0。 END PROCESS。 ELSE ENDD= ’ 0’ 。 END 1F。 IF S=2 THEN PUL=’1’。 ELSE F2=NOT FIN。139。 S(1)=(2)。 SIGNAL S: STD_ L OGIC_ VECTOR(1 DOWNTO 0)。 ARCHITECTURE ART OFCCONTRL2 IS SIGNAL : STD_ LOGIC_ VECTOR(3 DOWNTO 1)。 ENDD, PUL: OUT STD 一 OGIC)。 USE LOGIC_ 。 一測(cè)脈寬、占空比控制模塊 LIBRARY IEEE。 CLK2=FSDAND 1。 FEND= 1。 END PROCESS。 THEN 1=START。EVENTAND FIN=39。039。139。 ARCHITECTURE ART OF CONTRL IS SIGNAL 1:STDee LOGIC。 CLK1, EEND, CLK2, CLRC: OUT STD_ LOGIC)。 USE 一 。 END ARCHITECTURE ART。 END PROCESS。1’THEN CNT=CNT+1。 ELSIF CLK39。 BEGIN PROCESS(CLK, CLR) IS BEGIN IF CLR=39。 END ENTITY CNT。 ENTITY CNT IS PORT(CLK, CLR: IN STD LOGIC。 USE 。 END ARCHITECTURE ART。 CON2:CONTRL2 PORT MAP(FIN=FOUT, START=START, CLR=CLRC, PUL=PUL, ENDD=ENDD)。 CONT1:CNT PORT MAP(CLK=CLK1， CLR=CLRC, Q=Q 1)。 FCH:FINPORTMAP(CHKF=CHEKF,FIN=FINPUT,CHOIS=CHOICE,FOUT=FOUT)。 END IF。 FENPIN: PROCESS(FSTD) IS BEGIN IF FSTD39。 SIGNAL Q I, Q2: STD_ LOGIC_ VECTOR(31 DOWNTO 0)。 SIGNAL FOUT, CLRC: STDLOGIC。 END COMPONENT GATE。 COMPONENT GATE IS PORT(CLK2, FSD, CNL, PUL: IN STDwe LOGIC。 ENDD, PUL: OUT STD_ LOGIC)。 END COMPONENT CNT。 COMPONENT CNT IS PORT(CLK, CLR: IN STD_ LOGIC。 CLK1, EEND, CLK2, CLRC: OUT STD LOGIC)。 END COMPONENT FIN。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS PORT(CHKF, FIN, CHOIS: IN STDLOGIC。CPBZ ENDD: OUT STD_ LOGIC)。 OO: OUT STDLOGIC_ VECTOR(7 DOWNTO 0)。 START, CLRTRIQ FSTD, TF: IN STD 少 OGIC。 USE 。具體程序見(jiàn)附 頻率計(jì)測(cè)試模塊 DJDPLJ. VHD LIBRARY IEEE。八字節(jié)數(shù)除以四字節(jié)數(shù)除法子程序 。單片機(jī)讀入測(cè)頻計(jì)數(shù)結(jié)果后，還要根據(jù)等精度測(cè)頻原理進(jìn)行計(jì)算，才能得到最終的測(cè)量結(jié)果。在執(zhí)行功能子程序之前會(huì)提示先輸入時(shí)間值 (在 LED 上顯示 ENTERSJ)。當(dāng)有鍵輸入時(shí)，將鍵值讀入到預(yù)存單元 .用軟件延時(shí) 10mS 消抖，再讀鍵值，和原鍵值進(jìn)行比較，若和原值不相同，重新掃描鍵盤(pán)，若相同， 則跳轉(zhuǎn)到相應(yīng)入口執(zhí)行子程序。程序開(kāi)始后，先在 LED 上給出 CPUREADY 的提示字，然后進(jìn)入鍵盤(pán)掃描方式。具體程序見(jiàn)附錄。占空比子程序是分別測(cè)出高低電平的脈寬計(jì)數(shù)值 Nl, N2，由公式 :占空比 =Nl/ (Nl+N2)自校子程序與測(cè)頻子程序相同。 開(kāi)始 初始化 鍵盤(pán)掃描 測(cè)頻鍵 測(cè) T 鍵 測(cè) D 鍵 脈寬鍵 調(diào)用測(cè) F 子程序 調(diào)用測(cè) T 子程序 調(diào)用測(cè) D 子程序 調(diào)用測(cè)脈寬子程序 測(cè)頻子程序 見(jiàn)附錄。并將 CS (P1. 3)置零，即為選擇測(cè)頻。 程序見(jiàn)附錄 v 測(cè)頻、測(cè)周期、測(cè)脈寬及測(cè)占空比子程序 當(dāng)鍵盤(pán)子程序掃描到測(cè)頻鍵按下時(shí)，讀入鍵值后跳轉(zhuǎn)到測(cè)頻子程序。 FPGA 模塊仿真 對(duì)以上各功能模塊分別編譯后，其頻率 /周期測(cè)量仿真圖結(jié)果如下圖 44 所示 :(以下所有的仿真波形圖的標(biāo)準(zhǔn)頻率為 FS=50MHz) 圖 44 頻率調(diào)期側(cè)盈仿真圖 脈寬 /占空比測(cè)量仿真圖結(jié)果如下圖 45所示 : 圖 45脈寬 /占空比測(cè)量仿寡圖 單片機(jī)主程序 圖 46表示單片機(jī)主程序流程圖。下面將給出由 VHDL 語(yǔ)言實(shí)現(xiàn)的頂層模塊程序。 圖 39顯示電路 FPGA 模塊的頂層設(shè)計(jì) 在本測(cè)頻系統(tǒng)中，對(duì)標(biāo)準(zhǔn)頻率信號(hào)和被測(cè)信號(hào)進(jìn)行測(cè)試功能的工作由 FPDA來(lái)完成。將 74LS165 的輸出置‘ 139。 P3. 4 用于鍵盤(pán)和顯示電路的切換選通。因?yàn)?74LS164 輸出沒(méi)有鎖存功能，因此，在傳送信號(hào)時(shí)輸出端數(shù)碼憐會(huì)有瞬間閃爍，但由于系統(tǒng)采用 12MHz 晶振。將鍵盤(pán)值讀入單片機(jī)，從而實(shí)現(xiàn)對(duì)鍵盤(pán)動(dòng)態(tài)掃描，實(shí)時(shí)將鍵盤(pán)命令交單片機(jī)處理。當(dāng)某一鍵盤(pán)按下時(shí)，該線為低電平，在單片機(jī)主程序中置 P3. 2 為‘ 039。 鍵盤(pán)接口電路 鍵盤(pán)接口電路如圖 38 所示。 (10) FX 為被測(cè)信號(hào)輸入，此信號(hào)是經(jīng)