【正文】 PWL3: LCALLTIS DJNZ R1, PWL3 PL0: JNB , PLO MOV A, R4 CJNE A, 02, PL2 MOV R0, 3FH MOV R3, 04H?！?B， LCALL DISP。 LCALL DISP。+ MOV R l, 4FH MOV R2, 04H TEL2: MOV A, R0 MOV R1, A DEC RO DEC R 1 DJNZ R2, TEL2 MOV 4BH, 00H MOV 4AH, 00H MOV 49H, 00H MOV 48H, 00H MOV 5CH, 00H。 MOV R0, LED1 MOV R3, 08H。 END PROCESS。039。 ENTITY GATE IS PORT (CLK2, FSD, CNL, PUL: IN STD_ LOGIC。 ARCHITECTURE RTL OF FIN IS BEGIN FOUT=(FIN AND CHOIS) OR (CHKF AND NOT CHOIS)。 USE 。 END IF。EVENTAND B039。I39。I 。 THEN (2)=’ 0’ 。 END IF。 ELSIF CO39。 CO=NOT F2。 END IF。 ELSE PUL= ’ 0’ 。 THEN F2=FIN。 BEGIN S(O)=(3)。 END ENTITY CONTRL2。 USE LOGIC_ 。 CLK 1 =FIN AND I。 END IF。 ELSIF FIN39。 BEGIN PROCESS(FIN, CLR, START) IS BEGIN IF CLR=39。 ENTITY CONTRL IS PORT(FIN, STAR]幾 CLR, FSD: IN STD LOGIC。 Q=CNT。EVENTAND CLK=39。 ARCHITECTURE ART OF CNT IS SIGNAL CNT: STDes LOGIqVECTOR(31 DOWNTO 0)。 USE 。 GATE1: GATE PORT MAP(CLK2=CLK2, FSD=INCLK, CNL=TF, PUL=PUL, CLKOUT=CLKOUT)。 CON:CONTRLPORTMAP(FIN=FOUT,START=START,CLR=CLRTRIQ,FSD=INCLK,CLK 1=CLK 1， EEND=EEND, CLK2=CLK2, CLRC=CLRC)。EVENTAND FSTD=’ J’THEN INCLK=NOT INCLK。 SIGNAL CLKI, CLK2, CLKOUT, PUL: STD 一 LOGIC。 CLKOUT: OUT STD_ LOGIC)。 COMPONENT CONTRL2 IS PORT(FIN, START, CLR: IN STD_ LOGIC。 END COMPONENT CONTRL。 FOUT: OUT STD_ LOGIC)。 EEND: OUT STD_ LOGIC。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_ LOGIC。二進制轉換 BCD 碼子程序。其程序執(zhí)行過程與鍵盤掃描子程序相同。單片機通過 74LS165 不斷查詢鍵盤。 100%算出。 測周期時只要將計算結果由頻率值取倒數(shù)轉換為周期值即可。測頻子程序先置測頻控制位 CLR (P1. 6) . AS (P1. 4)，將 CPLD內的計數(shù)器清零，選擇測量被測信號。 頻率計測試模塊 DJDPLJ. VHD 見附錄 。才能保證 P3. 0 口正確傳送顯示數(shù)據(jù)。傳送波特率高達 1M，且一次發(fā)送數(shù)據(jù)很少，故閃爍并不明顯。將鍵值置入，然后再將 P3. 2 與 P3. 5 口置 ` 139。 (11) FC 為自校頻率，取自單片機的外接晶振。 (7) ED l:測頻計數(shù)結束狀態(tài)信號， ED1=0 時計數(shù)結束。 (4) ED2:脈寬計數(shù)結束狀態(tài)信號， ED2=1 計數(shù)結束。 (2) CS:由單片機的 P1. 0 口控制。 圖 37 單片機測頻控制電路 (1)由于 CPLD 在對頻率進行計數(shù)時，采用 32 位二進制計數(shù)器， 8 位數(shù)據(jù)總線的單片機分四次將 32 位數(shù)據(jù)全部讀出。 P3 口 :P3 口管腳是八個帶內部上拉電阻的雙向 I/0 口，可驅動 4 個 TTL 門。 P1 口 :P1 口是一個內部提供上拉電阻的 8 位雙向 I/0 口， P1 口緩沖器能驅動 4 個 TTL 門。 (1) AT89C51 的主要特性如下 : 與 MCS51 兼容 .4K字節(jié)可編程快閃存儲器 .壽命 :1000 次寫 /擦 .數(shù)據(jù)保留時間 :十年 .128*8 位內部 RAM .32可編程 I/0 線 .兩個 16 位定時器 /計數(shù)器 .五個中斷源 .可編程串行通道 .低功耗的閑置和掉電模式 .片內振蕩器和時鐘電路 (2)其管腳的具 體說明如下 : P0 口 :P0 口為一個 8 位漏級開路雙向工 I/0 口，每個引腳可驅動 8 個 TTL門。占空比的測量方法是通過測量脈沖寬度記錄 CNT2 的計數(shù)值 Nl，然后將輸入 信號反相，再測量脈沖寬度，測得 CNT2 計數(shù)值 N2 則可以計算出 : AT89C51 單片機性能 其引腳如圖 36: 圖 36 AT89C51 的引腳圖 AT89C51 是一個內含 4K 字節(jié)可編程可擦除的快閃存儲器 (Flash Memory)和128 個字節(jié) RAM。只有在先檢測到上沿后 PUL 才為高電平，然后在檢測到下沿時， PUL 輸出為低電平 。 (3)在被測脈沖的上沿到來時， CONTRL2 的 PUL 端輸出高電平，標準頻率信號進入計數(shù)器 CNT2。 圖 34測頻與測周期控制部分電路 計數(shù)部件設計 圖 33 中的計數(shù)器 CNT1/CNT2 是 32 位二進制計數(shù)器，通過 DSEL 模塊的控制，單片機可分 4 次將其 32 位數(shù)據(jù)全部讀出。 (3)預置門定時結束信號把 CONTRL的 START端置為低電平 (由單片機來完成 )，在被測信號的下一個脈沖的上沿到來時， CNT1 停止計數(shù)，同時關斷 CNT2 對 fs的計數(shù)。 (6) FEND (P2. 3):等精度測頻計數(shù)結束狀態(tài)信號， EEND=0 時計數(shù)結束。CHOICE=0 自校。 (2) CLR/TRIG (P2. 6):當 TF=0 時系統(tǒng)全清零功能 。 (3)測頻標準頻率 50MHz 信號由晶體振蕩源電路提供。P2口為雙向控制口。 （ 6）數(shù)碼顯示模塊。用于控制 FPDA 的測頻操作和讀取測量數(shù)據(jù)，并做相應數(shù)據(jù)處理。 （ 2）測頻電路。電路系統(tǒng)原理框圖如圖 21所示，其中單片機完成整個測量電路的測試控制、數(shù)據(jù)處理和顯示輸出 。設 FX 為整形后的被測信號， FS 為基準頻率信號，若在一次預置門高電平脈寬時間內被測信 號計數(shù)值為 Nx,基準頻率計數(shù)值為 Ns，則有 : FX= (FS/Ns) Nx 基于傳統(tǒng)測頻原理的頻率計的測量精度將隨被測信號頻率的改變而改變，在實用中有較大的局限性，而等精度頻率計不但具有較高的測量精度，而且在整個測頻區(qū)域內保持恒定的測試精度。2 .等精度頻計的原理分析 傳統(tǒng)的測 頻原理是在一定的時間間隔內測某個周期信號的重復變化次數(shù) N，其頻率可表示為 f=N/T，其原理框圖見圖 21。有關結構的詳細知識已裝入開發(fā)工具軟件，設計人員無須手工優(yōu)化自己的設計，因此設計速度非?？?。 設計工具 Altera 的可編程邏輯器件設計工具隨著 Altera 公司在推出各種可編程邏輯器件的同時也在不斷升級。目前最常用的 IEEE 標準硬件描述語言有 VHD L和 VerilogHDL。 用硬件描述語言進行電路與系統(tǒng)的設計是當前 EDA 技術的一個重要特征?，F(xiàn)在數(shù)字系統(tǒng)設計依靠手工已經(jīng)無法滿足設計要求，設計工作需要在計算機上采用 EDA 技術完成。可以實現(xiàn)無芯片 EDA 公司，專業(yè)從事 IP 模塊生產(chǎn)。 ◆ 支持 MPU 、 MCU 模仿下載配置時序為 FPGA 配置 可編程邏輯器件 FPGA的基本結構 可編程邏輯器件種類較多，不同廠商生產(chǎn)的可編程邏輯器件的結構差別較大。在實驗系統(tǒng)中，通常用計算機或控制器進行調試，因此可以使用被動配置方式。同時， 消除了對被測信號計數(shù)產(chǎn)生的誤差，測量精度大大提高，而且達到了在整個頻段的等精度測量。 采用 FPGA 現(xiàn)場可編程門陣列為控制核心，通過硬件描述語言 VHDL 編程，在QuartusII 仿 真平臺上編譯、仿真、調試 ，并下載到 FPGA 芯片上，通過嚴格的測試后，能夠較準確地測量方波、正弦波、三角波、矩齒波等各種常用的信號的頻率，而且還能對其他多種物理量進行測量。數(shù)字式頻率計的測量原理有兩類：一是直接測頻法，即在一定閘門時間內測量被測信號的脈沖個數(shù)；二是間接測頻法即測周期法，如周期測頻法。 FPGA 完成 各種時序邏輯控制、計數(shù)功能； 單片機 AT89C51作為系統(tǒng)的主控部件，實現(xiàn)整個電路的測 試信號控制、數(shù)據(jù)運算處理、鍵盤掃描和控制數(shù)碼管的顯示輸出。 將單片機 AT89C51 的控制靈活性及 FPGA 芯片的可編程性相結合，采用十進制數(shù)字顯示，實現(xiàn)了測量 信號的頻率、周期等基本功 能 。直接測頻法適用于高頻信號的頻率測量，通常采用計數(shù)器、數(shù)據(jù)鎖存器及控制電路實現(xiàn)，并通過改變計數(shù)器閥門的時間長短在 達到不同的測量精度；間接測頻法適用于低頻信號的頻率測量，本設計中使用的就是直接測頻法，即用計數(shù)器在計算 1S 內輸入信號周期的個數(shù)。1．概 述 等精度頻計的簡介和意義 頻率檢測是電子測量領域的最基本也是最重要的測量之一 , 頻率信號抗干擾強 ,易于傳輸 , 可以獲得較高的測量精度 , 所以測頻率方法的研究越來越受到重視 , 本 設計是基于 FPGA 等精度率數(shù)字頻率計 ,采用 等精度 測頻原理。 FPGA 的簡介 Altera 公司的 FPGA 器件有兩類配置下載方式：主動配置方式和被動配置方式。在實用系統(tǒng)中，多數(shù)情況下必須由 FPGA 主動引導配置操作過程，這時 FPGA 將主動從外專用存儲芯片中獲得配置數(shù)據(jù)，而此芯片的 FPGA 配置是用普通編程器將設計所得的 POF 格式的文件燒錄進去的。可編程邏輯器件的基本結構由輸入緩沖電路、與陣列、或陣列、輸出緩沖電路等 4部分組成。也可以實現(xiàn)無生產(chǎn)線集成電路設計公司的運作。 EDA 技術以 計算機硬件和系統(tǒng)軟件為基本工作平臺，采用 EDA 通用支撐軟件和應用軟件包，在計算機上幫助電子設計工程師完成電路的功能設計、邏輯設計、性能分析、時序測試直至 PCB（印刷電路板）的自動設計等。硬件描述語言突出優(yōu)點是：語言的公開可利用性；設計與工藝的無關性；寬范圍的描述能力；便 于組織大規(guī)模系統(tǒng)的設計；便于設計的復用和繼承等。 FPGA 設計不僅僅必須要達到客戶和系統(tǒng)的基本要求，而且需要具有可讀性、可重復性和可測性這三個重要的特征。從早期的 A＋ PLUS、 MAX＋ PLUS 發(fā)展到 目前的 MAX＋ PLUSⅡ、 Quartus、 QuartusⅡ。 目前使用最廣的是 QuartusⅡ， QuartusⅡ是 Altera 的新一代設計開發(fā)軟件，支持 APEX20K、 APEXⅡ、 Excalibur、 Mercury 以及 Stratix 等新器件系列。這種測量方式的精度隨被測信號頻率的變化而變化。本系統(tǒng)設計的基本指標如下 : （ 1）頻率測量 a．測量信號：方波；頻率： 1Hz～ 9999Hz b．測量誤差＜ % （ 2）顯示器 十進制數(shù)字顯示，顯示刷新時間 1～ 3 秒連續(xù)可調，對上述測量功能用 8位 7 段數(shù)碼管顯示。CPLD/FPGA 完成各種測試功能 :鍵盤控制命令通過一片 74LS165 并入串出移位寄存器讀入單片機，實現(xiàn)測頻、測寬及脈測占空比等功能，單片機從 CPLD/FPGA 讀回計數(shù)數(shù)據(jù) 并進行運算，向顯示電路輸出測量結果 :顯示器電路采用七段 LED 動態(tài)顯示，由 8 個芯片 74LS164 分別驅動數(shù)碼管。是測頻的核心電路模塊，可以由 FPDA 等 PLD 器件但當。安排單片機的 P0 口直接讀取測量數(shù)據(jù)， P2口