【正文】 END COMPONENT GATE。 ENDD, PUL: OUT STD_LOGIC)。 COMPONENT CNT IS 計數(shù)模塊的例化 PORT(CLK, CLR: IN STD_LOGIC。 END COMPONENT FIN。 CPBZ ENDD: OUT STD_LOGIC)。 28 START, CLRTRIG, FSTD, TF: IN STD_LOGIC。 26 參 考 文 獻 [1] 包 明 . EDA 技術與數(shù)字系統(tǒng)設計 [M ].北京 :北京航空航天大學出版社 , 2020. [2]潘 松 ,黃繼業(yè) . EDA 技術實用教程 第二版 [M ].科學出版社 , 2020. [3]Altera Corp. Nios II Development Board Data Sheet[M ]. Altera, 2020. [4]Michael D. Ciletti. 張雅綺等譯 . Verilog HDL 高級數(shù)字設計 [M ]. 電子工業(yè)出版社 , 2020. [5]譚會生 . EDA 技術及應用 [M ]. 西安電子科技大學出版社 , 2020. [6]林占江 ,林放 . 電子測量儀器原理與應用 [M ]. 電子工業(yè)出版社 , 2020. [7]潘松 ,黃繼業(yè) . EDA 技術與 VHDL [M ]. 清 華大學出版社 , 2020. [8]陳忠平，高金定，高見芳 .基于 Quarters II的 FPGA/CPLD設計與實踐 [M ]. 電子工業(yè)出版社， 2020. [9]金西 . VHDL 與復雜數(shù)學系統(tǒng)設計 [M ]. 西安 :西安電子科技大學出版社 , 2020. [10]徐文波 .FPGA 開發(fā)實用教程 .清華大學出版社 .2020. [11]鄭亞民，董嘵舟 . 可編程邏輯器件開發(fā)軟件 Quartus II [M ].國防工業(yè)出版社， 2020. 27 致 謝 附 錄 I 主要 VHDL 源程序 等精度頻率計測試模塊 LIBRARY IEEE。 h 0 0 0 0 0 0 0 1 圖 417 計 數(shù)模塊邏輯圖 24 計數(shù)器模塊仿真 圖 418 計數(shù)器模塊仿真 25 結 論 本設計對等精度頻率計進行了系統(tǒng)的設計。 只有在先檢測到上沿后 PUL 才為高電平，然后在檢測到下沿時， PUL輸出為低電平； ENDD 輸出高電平以便通知單片機測量計數(shù)已經(jīng)結束；如果先檢測到下沿， PUL 并無變化；在檢測到上沿并緊接一個下沿后， CONTRL2 不再發(fā)生變化直到下一個初始化信號到來。 (3) 在被測脈沖的上沿到來時， CONTRL2 的 PUL 端輸出高電平，標準頻率信號進入計數(shù)器 CNT2。 h 2 Q Q [ 3 ] 圖 414 脈寬、占空比控制模塊邏輯圖 在進行脈沖寬度測量時，首先經(jīng)信號處理電路進行處理，限制只有信號的50%其以上部分才能輸入數(shù)字測量部分。 自校 /測試頻率選擇模塊及計數(shù)器二頻率切換模塊仿真 圖 411 自校 /測試頻率選擇模塊仿真 21 圖 412 計數(shù)器二頻率切換模塊仿真 脈寬測量模塊 脈沖測量原理 FINST AR TCLREN DDPU LCON TRL2inst 圖 413脈寬、占空比控制模塊圖 01DE N AQP R EC L RA [ 2 . . 0 ]B [ 2 . . 0 ]O U TE Q U A LA [ 2 . . 0 ]B [ 2 . . 0 ]O U TE Q U A LDE N AQP R EC L RDE N AQP R EC L R111E q u a l 11 39。 （ 2） 等精度周期測量法：該方法在測量電路和測量精度上與等精度頻率量 完全相同，只是在進行計算時公式不同，用周期 1/T 代換頻率 f即可，其計公式為： Tx=（ Ts*Ns） /Nx 頻率 \周期測量步驟 CHKFFINCHOI SFOU TFINins t 圖 48自校 /測試頻率選擇模塊圖 F O U T ~1C H KFC H O I SF O U TF I NF O U T ~2F O U T ~0 圖 49 自校 /測試頻率選擇模塊邏輯圖 20 C LK2FSDCNLPU LC LKOU TGAT Eins t 圖 410 計數(shù)器二頻率切換模塊 (1) 令 TF=0，選擇等精度測頻，然后在 CONTRL 的 CLR端加一正脈沖信號以完成測試電路狀態(tài)的初始化。 （ 3）倍頻法：是指把頻率測量范圍分成多個頻段，使用倍頻技術，根據(jù)頻段設置倍頻系數(shù)，將經(jīng)整形的低頻信號進行倍頻后再進行測量，對高頻段則直接 19 進行測量。 (7) SEL[2..0](， ， )：計數(shù)值讀出選通控制。 (4) CHOICE()：自校 /測頻選擇， CHOICE=1 測頻； CHOICE=0 自校。 被測頻率值為 Fx，標準頻率為 Fs，設在一次預置 門時間 Tpr 中對被測信號計數(shù)值為 Nx，對標準信號的計數(shù)值為 Ns，則下式成立： Fx/Nx=Fs/Ns 由此可推得： Fx=（ Fs*Nx） /Ns 最后通過控制 SEL 選擇信號和 64 位至 8位的多路選擇器 MUX64— 8，將計數(shù)器 BHZ和 TF中的兩個 32位數(shù)據(jù)分 8此讀入單片機并按照上式進行計算和結果顯示。這是一個初始化操作。 等精度數(shù)字頻率計測頻原理 圖 41“預置門控制信號” CL 可由單片機發(fā)出，可以證明，在 1 秒 ~ 秒時間選擇的范圍內， CL 的時間寬度對測頻精度幾乎沒有影響，在此設其寬度為Tpr。可以用 5 個鍵執(zhí)行測試控制，一個是復位鍵，其余是命令鍵。安排單片機的 P0 口直接讀取測試數(shù)據(jù)， P2 口香 FPGA 發(fā)控制命令。 （ 2）測頻電路。閘門時間越長，標準頻率越高，測頻的相對誤差就越小。fs (32) 由式 31 可知，若忽略標頻 fs 的誤差，則等精度測頻可能產(chǎn)生的相對誤差如式 (33): δ=(|fxefx|/fxe)100% (33) 其中 fxe 為被測信號頻率的準確值。則等精度測量方法測量精度與預置門寬度的標準頻率有關，與被測信號的頻率無關。 CNT1 和 CNT2 是兩個可控計數(shù)器，標準頻率信號從 CNT1 的時鐘輸入端 CLK 輸入；經(jīng)整 形后的被測信號從 CNT2的時鐘輸入端 CLK 輸入。首先給出閘門開啟信號 (預置閘門上升沿 )，此時計數(shù)器并不開始計數(shù)，而是等到被測信號的上升沿到來時，計數(shù)器才真正開始計數(shù)。它的閘門時間不是固定的值，而是被測信號周期的整數(shù)倍，即與被測信號同步，因此， 避 除了對被測信號計數(shù)所產(chǎn)生 177。在快速測量的要求下，要保證較高精度的測頻，必須采用較高的標準頻率信號。 進一步分析測量準確度：設待測信號脈沖周期為 Tx,頻率為 Fx，當測量時間為 T=1s 時，測量準確度為＆ =Tx/T=1/Fx。 方案二：采用 直接 測頻法。 （ 4）測量時間 頻率計完成一次測量所需要的時間，包括準備、計數(shù)、運算、鎖存和復位時間。 數(shù)字頻率計的主要技術指標 （ 1）頻率準確 度 一般用相對誤差來表示，即 ???????? ????? ccxxx ffTfff 1 （ 31） 式中，NNNTfx11 ???? 為量化誤差（即 1? 個字誤差），是數(shù)字儀器所特有的誤差，當閘門時間 T 選定后， xf 越低，量化誤差越大：TTffcc ??? 為閘門時間相對誤差，主要有時基電路標準頻率的準確度決定，xcc Tfff 1?? 。 (4)提升了調試能力 QuartusII 增加了一個新的快速適配編譯選項，可保留最佳性能的設置，加快了編譯過程，可縮短 50%的編譯時間，對設計性能的影響小。文本輸入幾乎和 MAX+PLUSII 相同，而且在文本的每一行都有行號，使用語言編寫的電路清晰易讀。在設計輸入之后， QuartusII 的編譯器將給出設計輸入的錯誤報告。 Altera 提供的 LPM 函數(shù)均基于 Altera 器件的結構做了優(yōu)化設計?？梢酝ㄟ^選擇 Start Compilation 來運行所有的編譯器模塊，也可以通過選擇 Start 單獨運行各個模塊。此外， QuartusII 與 MATLAB 和 DSP Builder 結合，可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)和數(shù)字通信模塊的開發(fā)。 Altera 的 QuartusII 提供了完整的多平臺設計環(huán)境，能滿足各種特定設計的需要，也是 FPGA設計的綜合性環(huán)境和 FPGA開發(fā)的基本設計工具，并為 Altera DSP開發(fā)包進行系統(tǒng)模型設計提供了集成組合環(huán)境。此外， 由于工藝技術的進步，需要采用更先進的工藝時，仍可以采用原來的 VHDL 代 碼。 (5)方便 ASIC 移植。 VHDL 既是 IEEE 承認的標 準，故 VHDL 的設計描述可以被不同的 EDA 設計工具所支持。 (3)可以進行與工藝無關編程。此外， VHDL 語言 可以自定義數(shù)據(jù)類型，這也給編程人員帶來了較大的自由和方便。 利用 VHDL 語言開發(fā)的優(yōu)點 VHDL 語言與其它 HDL 語言相比有一些自己的特色，下面作一簡要說明。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL 的內容，公布了新版本的 VHDL，即 ANSI/IEEE std 10761993 版本。它是在 70 ~ 80年代中由美國國防部資助的 VHSIC(超高速集成電路 )項目開發(fā)的產(chǎn)品，誕生于1982 年。 ，規(guī)范，易與共享和復用。硬件描述語言具有以下幾個優(yōu)點 :，方法靈 活，支持廣泛。 硬件描述語言 (HDL) 硬件描述語言 (HDL)是相對于一般的計算機軟件語言如 C , Pascal 而言的。 (6).盡管 FPGA 實現(xiàn)了 ASIC 設計的硬件仿 真，但是由于 FPGA 和門陣列、標準單元等傳統(tǒng) ASIC形式的延時特性不盡相同，在將 FPGA設計轉向其它 ASIC設計時，仍然存在由于延時不匹配造成設計失敗的可能性。 (5).早期的 FPGA 芯片不能實現(xiàn)內存、模擬電路等一些特殊形式的電路。時延問題是 ASIC 設計當中常見的問題 ， 要精確地控制電路的時延是非常困難的，特別是 在像 FPGA 這樣的可編程邏輯當中。從而使傳統(tǒng)設計方法中經(jīng)常采 用的一些電路形 6 式 (特別是一些異步時序電路 )在 FPGA 設計方法中并不適用。隨著這類器件的廣泛應用和成本的大幅度下降， FPGA 在系統(tǒng)中的直接應用率正直逼 ASIC 的開發(fā)。 EDA 專家預言，未來的大系統(tǒng)的 FPGA 設計僅僅是各類再應用邏輯與 IP 芯核的拼裝，其設計周期最少僅數(shù)分鐘。因此， FPGA 的設計開發(fā)必須利用功 能強大的 EDA工具， 通過符合國際標準的硬件描述語言 (如 VHDL 或 VerilogHDL)來進行電子系統(tǒng)設計和產(chǎn)品開發(fā)。在高可靠應用領域， MCU的缺憾為 FPGA 的應用留 下了很大的用武之地。這些功能在工控、智能儀器儀表、通訊和軍事上有特殊用途。與 MCU 相比， FPGA 的優(yōu)勢是多方面的和根本性的 : (1).編程方式簡便、先進?；?SRAM 技術的器件編程數(shù)據(jù)存儲于器件的 RAM 區(qū)中，使之具有用戶設計的功能。其優(yōu)點是集成度、工作頻率和可靠性都很高，適用于電磁輻射干擾較強的惡劣環(huán)境?，F(xiàn)場可編程門陣列 (FPGA)是由掩膜可編程門陣列 (MPGA)和可編程邏輯器件二者演變而來的，并將它們的特性結合在一起，因此 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。不但如此，隨著 EDA技術的發(fā)展和 FPGA在深亞米領域的進軍，它們與 MCU, MPU, DSP, A/D, D/A, RAM 和 ROM 等獨立器件間