【正文】 O L ]. h t tp: 246。從奚吉老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度中我學(xué)到了做研究應(yīng)有的認(rèn)真、踏實(shí)、肯吃苦的工作作風(fēng)，這對(duì)我將來(lái)的學(xué)習(xí)有著很重要的幫助。這將在今后的學(xué)習(xí)生活中起到巨大意義。 7段顯示器 30 第 6 章 結(jié)束語(yǔ) 歷時(shí)三個(gè)多月的畢業(yè)設(shè)計(jì)已接近尾聲了，幾個(gè)月以來(lái)，我經(jīng)歷了一個(gè)運(yùn)用VHDL 編程軟件實(shí)現(xiàn)數(shù)字頻率計(jì)設(shè)計(jì)的學(xué)習(xí)的全過(guò)程，這是一個(gè)從學(xué)習(xí)再到掌握最后熟練運(yùn)用的過(guò)程。 7段譯碼／驅(qū)動(dòng)器的輸出、輸入功能見表 2. 當(dāng)輸出 b,c為開（ 1），其余為關(guān)時(shí)（ 0）， LED的 b,c發(fā)光，其余為暗，顯示 1。 譯碼驅(qū)動(dòng)電路由對(duì)應(yīng) 的 7個(gè)相同的 74LS47 BCD7段譯碼器／驅(qū)動(dòng)器電路組 29 成。 計(jì)數(shù)器采用 74LS90肖特基 TTL電路，這種單片機(jī)計(jì)數(shù)器包含四個(gè)主從觸發(fā)器和附加選通電路，第一個(gè)觸發(fā)器作除二計(jì)數(shù)器，其余三個(gè)觸發(fā)器組成除 5計(jì)數(shù)器，從而組成十進(jìn)計(jì)數(shù)器。 時(shí)基信號(hào)發(fā)生器是數(shù)字頻率計(jì)的關(guān)鍵部件，基準(zhǔn)信號(hào)的準(zhǔn)確穩(wěn)定與否是決定測(cè)量準(zhǔn)確度的關(guān)鍵問(wèn)題。 閘門電路由時(shí)基控制電路和功能選擇電路產(chǎn)生的信號(hào)來(lái)啟動(dòng)或關(guān)閉，即由時(shí)基信號(hào)與輸入信號(hào)脈沖來(lái)開啟或關(guān)閉閘門電路。 27 閘門 電路 閘門電路由門電路、觸發(fā)器和單穩(wěn)態(tài)電路組成 。 圖 兩信號(hào)輸出脈沖 由于比較整形電路里設(shè)有電平匹 配電位器 R15，可以調(diào)節(jié)比較電平以對(duì)輸入信號(hào)進(jìn)行比較整形，并用一紅色 LED發(fā)光二極管顯示電平匹配的情況，利用電位器可以調(diào)到比較良好的電平匹配狀態(tài)，保證工作的穩(wěn)定。 A輸入電路為主信號(hào)輸入通道。 25 第 5 章 數(shù)字頻率計(jì)功能的擴(kuò)展 框圖及信號(hào)流程 圖 多功能數(shù)字頻率計(jì)的電路框圖如圖 ，一般信號(hào)經(jīng) A端輸入，當(dāng)測(cè)兩個(gè)信號(hào)的時(shí)間間隔時(shí)，另一信號(hào)由 B端同時(shí)輸入。 3) 兩路十六進(jìn)制數(shù)的信號(hào)源和一路單脈沖信號(hào)源是EPM 7128L S84215 的 1 1 21 腳與兩片 555 及其外圍電路配合工作所提供的 。 為數(shù)碼管和 1616 L ED 點(diǎn)陣提供動(dòng)態(tài)掃描列信號(hào) 。這種方法雖然較簡(jiǎn)單 ,但缺點(diǎn)是有可能使電路系統(tǒng)工作中出現(xiàn)“毛刺” ,從而降低系統(tǒng)的可靠性。 22 END PROCESS。EVENT AND LOAD= 39。 DIN:IN STD_LOGIC_VECTOR(23 DOWNTO 0)。功能要求為 :當(dāng)鎖存信號(hào) load = 1 時(shí) ,電路輸出等于輸入信號(hào) ,當(dāng) load = 0 時(shí) ,輸出保持不變實(shí)現(xiàn)鎖存 ,該電路選擇 VHDL硬件描述語(yǔ)言設(shè)計(jì)邏輯功能簡(jiǎn)單。所以測(cè)頻部分編寫成功。為下 1 秒鐘的計(jì)數(shù)操作作準(zhǔn)備。當(dāng) JSEN 高電平時(shí)允許計(jì)數(shù) ,低 電平時(shí)停止計(jì)數(shù) ,并保持所計(jì)的數(shù)。 （ 1）測(cè)頻控制信號(hào)發(fā)生器 頻率測(cè)量的基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。若按傳統(tǒng)的設(shè)計(jì)方法 ,完成這個(gè)頻率計(jì)需用上述的四種器件共計(jì)十幾塊芯片構(gòu)成 ,不僅體積大 ,而且因外接引腳多 ,影響可靠性。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測(cè)頻測(cè)量精度高，測(cè)量頻率范圍大，而且編程靈活、調(diào)試方便。 方案一 : 采用小規(guī)模數(shù)字集成電路制作 被測(cè)信號(hào)經(jīng)過(guò)放大整形變換為脈沖信號(hào)后加到主 控門的輸入端，時(shí)基信號(hào)經(jīng)控制電路產(chǎn)生閘門信號(hào)送至主控門，只有在閘門信號(hào)采樣期間內(nèi)輸入信號(hào)才通過(guò)主控門，若時(shí)基信號(hào)周期為 T，進(jìn)入計(jì)數(shù)器的輸入脈沖數(shù)為 N，則被信號(hào)的測(cè)頻率其頻率 F=N/T。 根據(jù)測(cè)頻、測(cè)周誤差分析 ,在不同的測(cè)量檔位 ,選擇合理的時(shí)基信號(hào)頻率 ,可以降低測(cè)量誤差 ,在此給出數(shù)字頻率計(jì)的量程檔位與時(shí)基信號(hào)分配 ,如表 1 所示。也就是說(shuō) ,直接周期測(cè)量法在高頻段時(shí)誤差較大 ,但同樣可以在高頻段采用直接測(cè)頻法來(lái)提高測(cè)量精度。但根據(jù)三個(gè)方案的分析 ,直接測(cè)頻法比其他兩個(gè)方案更加簡(jiǎn)單方便可行 ,直接測(cè)頻法雖然在低頻段測(cè)量時(shí)誤差較大 ,但在低頻段我們可以采用直接測(cè)周法測(cè)量 ,這樣就可以提高測(cè)量精度了。 數(shù)字頻率計(jì)的測(cè)量方案選取 測(cè)量部分方案比較： 在頻率測(cè)量方法中 ,常用的有直接測(cè)頻法、倍頻法和等精度測(cè)頻法?；蛘咴谒?guī)定的面積下，使設(shè)計(jì)的時(shí)序余量更大，頻率跑得更高?！八俣取敝冈O(shè)計(jì)在芯片上穩(wěn)定運(yùn)行所能夠達(dá)到的最高頻率，這個(gè)頻率由設(shè) 15 計(jì)的時(shí)序狀況決定，和設(shè)計(jì)滿足的時(shí) 鐘周期， PAD to PAD Time, Clock Setup Time, Clock Hold Time, ClocktoOutput Delay等眾多時(shí)序特征量密切相關(guān)。本文運(yùn)用的配置模式為 JTAG模式 (邊界掃描模式 )，通過(guò) TDI（數(shù)據(jù)輸 入）、 TDO（數(shù)據(jù)輸出）、 TMS（測(cè)試模式）、 TCK（測(cè)試時(shí)鐘）等四根信號(hào)線實(shí)現(xiàn) FPGA的下載與配置。 布線后 仿真 (PostPlace amp。綜合后仿 真把綜合生成的延時(shí)文件反標(biāo)到綜合仿真模型中，可估計(jì)門延時(shí)帶來(lái)的影響，但是不能估計(jì)連線延時(shí)，仿真結(jié)果與布線后實(shí)際情況還有差距。 綜合 (Synthesize) 綜合指將 HDL語(yǔ)言，原理圖等設(shè)計(jì)輸入翻譯成由與門，或門，非門， RAM寄存器等基本邏輯單元組成的邏輯連接 (網(wǎng)表 )，并根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，輸出 edf和 edn等格式的文件 ,供 FPGA廠家的布局布線器進(jìn)行實(shí)現(xiàn)。本文設(shè)計(jì)選用的是 VHDL語(yǔ)言的設(shè)計(jì)。通常采用硬件描述語(yǔ)言（ HDL）和原理圖設(shè)計(jì)輸入方法。其開發(fā)軟件不斷升級(jí)，由早期的 Foundation系列逐步發(fā)展到現(xiàn)在的 ISE 。主從模式可以支持一片 PROM編 13 程多片 FPGA。當(dāng)需要 修改 FPGA功能時(shí)，只需換一片 EPROM即可。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。分段互連型 FPGA中具有各種不同長(zhǎng)度的金屬線，各金屬線段之間通過(guò)開關(guān)矩陣或反熔絲編程連接，走線靈活方便，但是無(wú)法預(yù)測(cè)走線延時(shí) 。按邏輯功能塊的大小分類， FPGA可分為細(xì)粒度 FPGA和粗粒度 FPGA。 (2) I/O模塊 IOB(Inpunt/Output Block) IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接，通常排列在芯片的四周。 FPGA的結(jié)構(gòu)一般分為三部分 :可編程邏輯塊、可編程 I/O模 塊和可編程內(nèi)部連線。 當(dāng)電路設(shè)計(jì)、校驗(yàn)完成后， MAX+plus II 的 Programmer（編程器）將編譯器所生成的編程文件下載到具體的可編程器件中，即實(shí)現(xiàn)目標(biāo)器件的物理編程。 MAX+plus II 為設(shè)計(jì)者提供了省時(shí)、省力的項(xiàng)目驗(yàn)證方法：設(shè)計(jì)仿真和定時(shí)分析。 10 （ 2） 設(shè)計(jì)處理。 設(shè)計(jì)流程 使用 MAX+plus II 軟件開發(fā)工具進(jìn)行設(shè)計(jì)的整個(gè)過(guò)程如圖 1所示，大體上可分為四個(gè)階段：設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)、設(shè)計(jì)驗(yàn)證和器件編程。 MAX+plus II 與其他工業(yè)標(biāo)準(zhǔn)（如 Xilinx 的網(wǎng)表文件、 Verilog HDL網(wǎng)表文件、標(biāo)準(zhǔn)延遲格式（ SDF， standard delay format） 文件、標(biāo)準(zhǔn) EDIF 9 網(wǎng)表文件、 VHDL 文件以及 CAD 原理圖繪制文件）的設(shè)計(jì)輸入、邏輯綜合和校驗(yàn)工具結(jié)合密切。該編譯器還強(qiáng)有力地支持邏輯綜合和邏輯簡(jiǎn)化，使設(shè)計(jì)者可以比較容易地將其設(shè)計(jì)集成到器件中。它可運(yùn)行在 Unix、 WindowsNT、 Windows95/9 Windows20Windows XP 等幾乎所有目前流行的操作系統(tǒng)下，是一個(gè)用于可編程邏輯器件（ CPLD）的集成化軟件包，包括 Classic、 MAX3000A 、 MAX5000 、 MAX7000、 MAX9000、 FLEX6000、 FLEX8000 以及 FLEX10K 系統(tǒng)器件。 本文主要研究了如何使用 FPGA 設(shè)計(jì)和實(shí)現(xiàn)數(shù)字頻率計(jì)，詳細(xì)論述了利用VHDL 硬件描述語(yǔ)言設(shè)計(jì) ,并在 EDA(電子設(shè)計(jì)自動(dòng)化 ) 工具的幫助下 ,用大規(guī)?？删幊踢壿嬈骷?(FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序。 本文研究?jī)?nèi)容 在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更為重要。 FPGA 實(shí)現(xiàn)頻率計(jì)的優(yōu)點(diǎn) 數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。 數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的 硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。一般說(shuō)來(lái)，數(shù)字系統(tǒng)中運(yùn)行的電信號(hào)，其大小往往并不改變，但在實(shí)踐分布 上卻有著嚴(yán)格的要求，這是數(shù)字電路的一個(gè)特點(diǎn)。因此，數(shù)字頻率計(jì)是一種應(yīng)用很廣泛的儀器 電子系統(tǒng)非常廣泛的應(yīng)用領(lǐng)域內(nèi)，到處可見到處理離散信息的數(shù)字電路。閘門時(shí)間越短，測(cè)的頻率值刷新就越快，但測(cè)得的頻率精度就受影響。 數(shù)字頻率計(jì)的工作原理 頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。 基于 EDA 技術(shù)的設(shè)計(jì)方法為“自頂向下”設(shè)計(jì) ,其步驟是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語(yǔ)言 ,在系統(tǒng)的基本功能或行為級(jí)上對(duì)設(shè)計(jì)的 5 產(chǎn)品進(jìn)行行為描述和定義 ,結(jié)合多層次的仿真技術(shù) ,在確保設(shè)計(jì)的可行性與正確性的前提下 ,完成功能確認(rèn)。既定的系統(tǒng)功能 ,在設(shè)計(jì)過(guò)程中 ,可根據(jù)需要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式 ,借助于大規(guī)模集成的 FPGA/ CPLD和高效的設(shè)計(jì)軟件 ,用戶不僅可通過(guò)直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行多種數(shù)字邏輯系統(tǒng)功能 ,而且由于管腳定義的靈活性 ,大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度 ,同時(shí) ,這種基于可編程芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量 ,縮小了系統(tǒng)的體積 ,提高了系統(tǒng)的可靠性。 FPGA/ CPLD 3 目錄 摘 要 ........................................................................................................................... 1 Abstract ........................................................................................................................ 2 目錄 ............................................................................................................................. 3 第 1章 緒 論 ........................................................................................................... 4 引言 ............................................................................................................... 4 數(shù)字頻率計(jì)的工作原理 ................................................................................... 5 FPGA實(shí)現(xiàn)頻率計(jì)的優(yōu)點(diǎn) .................................................................................. 6 本文研究?jī)?nèi)容 ................................................................................................. 6 第 2章 MAX+PLUS II軟件介紹 ..................................................................................... 8 MAX+plus II簡(jiǎn)介 .......................................................................................... 8 AX+plus II的主要特點(diǎn) .................................................................................. 8 設(shè)計(jì)流程 ......................................................................