【正文】 amp。amp。 //9 default : data_out = 739。b1111111。b0111 : data_out = 739。 //5 439。b0110011。b0011 : data_out = 739。 //1 439。b1111110。b0。 reg hide。 input [3:0] Q5,Q4,Q3,Q2,Q1,Q0。 output dp。 default: Q = 639。b000010。b011: Q = 639。 339。b100000。 else disp_select = 339。 reg [2:0] disp_select。 output [5:0] Q。b101: Q = A0。b011: Q = A2。b001: Q = A4。 reg [3:0] Q。 end Endmodule 多路選擇模塊 data_mux module data_mux(disp_select,A0,A1,A2,A3,A4,A5,Q)。 Q2 = A2。 input [3:0] A0,A1,A2,A3,A4,A5。 t4 = 0。b0。 end else begin f10hz = 139。 t2 = 0。b0。 end else begin f1khz = 139。 integer t1=0,t2=0,t3=0,t4=0。 endmodule 36 分頻模塊 fdiv module fdiv(clk,f1hz,f10hz,f100hz,f1khz)。 assign Latch_EN = (! Counter_EN) amp。b100。b010。b001。b0。b0。 reg fref。 output dp_s1hz,dp_s10hz,dp_s100hz。 End end End end End end End Endmodule 35 門控模塊 gate_control module gate_control( SW0,SW1,SW2, f1hz,f10hz,f100hz, Latch_EN, Counter_Clr, Counter_EN, dp_s1hz,dp_s10hz,dp_s100hz )。 End else begin Q5 = 439。b1001)) begin Q5 = Q5 + 439。(CLR == 139。b0000。b0001。b0)amp。 if((EN == 139。 F_OUT = 139。amp。b1)amp。b0。(Q2 != 439。amp。 end else begin Q1 = 439。b1001)) begin Q1 = Q1 + 439。(CLR == 139。b0000。b0001。b0)amp。 always (posedge F_IN) begin if((EN == 139。 input F_IN。 output [3:0] Q5,Q4,Q3,Q2,Q1,Q0。他們一直在鼓勵(lì)我，讓我充滿信心地迎接每一個(gè)問(wèn)題。經(jīng)過(guò)一段時(shí)間，終于在指導(dǎo)老師 陳沅 濤和蔡爍 的幫助下完成了課程設(shè)計(jì)，對(duì)自己的能力有了很大的提升。 ● 動(dòng)態(tài)為選擇模塊 dispselevt 的 Verilog HDL 設(shè)計(jì)與實(shí)現(xiàn)。 ● 門控模塊 gate_control 的 Verilog HDL 設(shè)計(jì)與實(shí)現(xiàn) 。 dispselect b2v_inst7(.clk(SYNTHESIZED_WIRE_24), .disp_select(SYNTHESIZED_WIRE_38),.Q(disp_select))。 counter b2v_inst(.EN(SYNTHESIZED_WIRE_0), .CLR(SYNTHESIZED_WIRE_1),.F_IN(F_in),.F_OUT(SYNTHESIZED_WIRE_15),.Q0(SYNTHESIZED_WIRE_32),.Q1(SYNTHESIZED_WIRE_33),.Q2(SYNTHESIZED_WIRE_34),.Q3(SYNTHESIZED_WIRE_35),.Q4(SYNTHESIZED_WIRE_36),.Q5(SYNTHESIZED_WIRE_37) fdiv b2v_inst1(.clk(Clock), .f1hz(SYNTHESIZED_WIRE_9),.f10hz(SYNTHESIZED_WIRE_10),.f100hz(SYNTHESIZED_WIRE_11),.f1khz(SYNTHESIZED_WIRE_24))。 wire [3:0] SYNTHESIZED_WIRE_28。 wire SYNTHESIZED_WIRE_24。 wire SYNTHESIZED_WIRE_14。 wire SYNTHESIZED_WIRE_10。 wire [3:0] SYNTHESIZED_WIRE_35。 wire SYNTHESIZED_WIRE_2。 output [6:0] disp_data。 input SW0。 圖 頂層電路 top 用 Verilog HDL 語(yǔ)言描述如下： module main( Clock, SW2, SW1, SW0, F_in, over_alarm, dp, disp_data, disp_select )。b0。b1。b1)amp。 (Q1 == 439。amp。b0) amp。 (Q5 == 439。 end 339。b1)) hide = 139。 (dp_s100hz != 139。amp。b0) amp。 (Q5 == 439。 end 339。b1)) hide = 139。 (Q3 == 439。amp。b0) amp。 else hide = 139。amp。b0) amp。b001: begin if((counter_out == 139。b1。b0) amp。 else dp = 139。amp。amp。amp。 //9 default : data_out = 739。b1111111。b0111 : data_out = 739。 //5 439。b0110011。b0011 : data_out = 739。 //1 439。b1111110。b0。 reg hide。 input [3:0] Q5,Q4,Q3,Q2,Q1,Q0。 output dp。 25 圖 動(dòng)態(tài)位選模塊的仿真波形 BCD 譯碼模塊 dispdecoder BCD 譯碼模塊主要實(shí)現(xiàn) BCD 碼到 7 段數(shù)碼管顯示碼字段的轉(zhuǎn)換，同時(shí)，考慮到頻 率測(cè)量中的一些“零”的處理，比如選擇量程 1~999999Hz，但被測(cè)信號(hào)頻率為 100Hz，這樣在顯示的時(shí)候就需要將 6為數(shù)碼管的前三位屏蔽。 endcase end endmodule 該模塊定義輸入端口如下： ● clk：動(dòng)態(tài)位選的時(shí)鐘信號(hào)輸入，一般取 1KHz 左右的標(biāo)準(zhǔn)時(shí)鐘。b101: Q = 639。 339。b001000。b001: Q = 639。 case(disp_select) 339。b101) disp_select = disp_select + 339。 input clk。 圖 多路選擇模塊的仿真波形 動(dòng)態(tài)位選模塊 dispselect 動(dòng)態(tài)位選模塊用來(lái)驅(qū)動(dòng)數(shù)碼動(dòng)態(tài)地顯示頻率測(cè)量數(shù)據(jù)，分時(shí)地選擇各個(gè)數(shù)碼管進(jìn)行顯示 動(dòng)態(tài)位選的結(jié)構(gòu)框圖 所示。 default: Q = 439。 339。 339。 always (disp_select,A5,A4,A3,A2,A1,A0,Q) begin case(disp_select) 339。 output [3:0] Q。 22 圖 寄存器模塊的仿真波形 多路選擇模塊 data_mux 多路選擇模塊實(shí)現(xiàn)測(cè)量頻率值的分時(shí)顯示，即動(dòng)態(tài)顯示。 Q5 = A5。 Q1 = A1。 input clk。 圖 分頻模塊的仿真波形 寄存器模塊 flip_latch 寄存器模塊實(shí)現(xiàn)每一個(gè)測(cè)量頻率時(shí)，計(jì)數(shù)器計(jì)算值的暫時(shí)存儲(chǔ)。 end else begin f1hz = 139。 t3 = 0。b0。 end else begin f100hz = 139。 t1 = 0。b0。 input clk。 圖 門控模塊的仿真波形 18 分頻模塊 fdiv 分頻模塊在系統(tǒng)全局時(shí)鐘的驅(qū)動(dòng)下，經(jīng)過(guò)分頻得到系統(tǒng)中所需要的多種頻率成分的時(shí)鐘信號(hào)。 wire_2。 end end //根據(jù)不同的計(jì)數(shù)基時(shí)鐘，提供輸出相應(yīng)的計(jì)數(shù)器計(jì)數(shù)值的清除脈沖與鎖存器鎖存脈沖 always (posedge fref) begin wire_1 = ! wire_1。 end else if(SW0 == 139。 end else if(SW1 == 139。 end //根據(jù)不同的外界量程選擇 ， 選擇相應(yīng)的計(jì)數(shù)基時(shí)鐘 always (SW0 or SW1 or SW2 or f1hz or f10hz or f100hz) begin if(SW2 == 139。 wire_1 = 139。 reg wire_1。 input SW0,SW1,SW2。 output Latch_EN。 圖 計(jì)數(shù)模塊 counter 的仿真波形 15 門控模塊 gate_control 門控模塊實(shí)現(xiàn)檢測(cè)外界量程的選擇，并且根據(jù)量程輸出控制 6位 BCD 碼十進(jìn)制計(jì)算器的計(jì)數(shù)時(shí)鐘，以及在測(cè)量完一次信號(hào)頻率后，計(jì)數(shù)器計(jì)數(shù)值清零。 F_OUT = 139。 F_OUT = 139。amp。b1)amp。b0。(Q4 != 439。amp。 end else begin Q3 = 439。b1001)) begin Q3 = Q3 + 439。(CLR == 139。b0000。b0001。b0)amp。 if((EN == 139。 F_OUT = 139。amp。b1)amp。b0。(Q0 != 439。amp。 reg F_OUT。 input EN。 計(jì)數(shù)模塊的結(jié)構(gòu)框圖如圖 所示。分別有以下七個(gè)模塊： 經(jīng)過(guò)上述模塊化劃分后的結(jié)構(gòu)框如圖 所示 圖 模塊化劃分后的結(jié)構(gòu) 12 ● 計(jì)數(shù)模塊 counter：對(duì)包含被測(cè)信號(hào)頻率信息的脈沖進(jìn)行計(jì)數(shù) ● 門控模塊 gate_control:根據(jù)量程，控制技術(shù)模塊計(jì)數(shù)。在按鍵的設(shè)計(jì)中，需要考慮實(shí)際按 11 鍵的消抖問(wèn)題 3. 標(biāo)準(zhǔn)時(shí)鐘 標(biāo)準(zhǔn)時(shí)鐘為頻率計(jì)測(cè)量提供精度相對(duì)比較高的時(shí)基信號(hào)，其時(shí)間的穩(wěn)定性與精度將會(huì)直接影響到頻率計(jì)測(cè)量的準(zhǔn)確性。 這個(gè)語(yǔ)言的敘述之子集合是可合成 (synthesizable)。在每個(gè)模組中 ,有一串的電線 (wires)、暫存器 (registers)和子模組 (submodules)的定義。事實(shí)上 ,它產(chǎn)生與 C 程序語(yǔ)言類似的不嚴(yán)謹(jǐn)性質(zhì) ,并且大概與 Pascal 很相像。（ |1/ft| + |G| ） 其中： N 為脈沖的個(gè)數(shù)， G 為標(biāo)準(zhǔn)時(shí)鐘的頻率穩(wěn)定性， f為被測(cè)信號(hào)頻率， t 為被測(cè)信號(hào)產(chǎn)生 N 個(gè)脈沖所需的時(shí)間。 圖 直接測(cè)量法的結(jié)構(gòu)框圖 3． 誤差來(lái)源 ① 技術(shù)過(guò)程中最大存在著177。數(shù)字集成電路廣泛用于計(jì)算機(jī)、控制與測(cè)量系統(tǒng)，以及其它電子設(shè)備中。如配以適當(dāng)?shù)膫鞲衅?，可以?duì)多種物理量進(jìn)行測(cè)試，比如機(jī)械振動(dòng)的頻率，轉(zhuǎn)速，聲音的頻率以及產(chǎn)品的計(jì)件等等。閘門時(shí)間也可以大于或小于一秒。單片機(jī)的潛力越來(lái)越被人們所重視。按功能分類，測(cè)量某種單一功能的計(jì)數(shù)器。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。 （ 2）課程設(shè)計(jì)附件（主要是源程