【導(dǎo)讀】及現(xiàn)狀研究分析。通過課題設(shè)計(jì)，掌握計(jì)算機(jī)組成原理的分析方法和設(shè)計(jì)方法。。學(xué)按要求編寫課程設(shè)計(jì)報(bào)告書，能正確闡述設(shè)計(jì)和實(shí)驗(yàn)結(jié)果。文獻(xiàn)以及實(shí)現(xiàn)，給出個(gè)人分析、設(shè)計(jì)以及實(shí)現(xiàn)。方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更為重要。率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。位移、速度、加速度，乃至各種氣體的百分比成分等均用傳感器轉(zhuǎn)換成信號(hào)頻率，然后用數(shù)字頻率計(jì)來測(cè)量，以提高精確度。國際上數(shù)字頻率計(jì)的分類很多。為基礎(chǔ)的計(jì)數(shù)器，其測(cè)時(shí)分辨力和準(zhǔn)確度很高，可達(dá)ns數(shù)量級(jí)；特種計(jì)數(shù)器，數(shù)字頻率計(jì)按頻段分類低速計(jì)數(shù)器：最高計(jì)數(shù)頻。單片機(jī)的潛力越來越被人們所重視。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，此時(shí)我們稱閘門。率值刷新就越快，但測(cè)得的頻率精度就受影響。本文數(shù)字頻率計(jì)是用

　　

【正文】 p。amp。(CLR == 139。b0)amp。amp。(Q2 != 439。b1001)) begin Q2 = Q2 + 439。b0001。 F_OUT = 139。b0。 end else begin Q2 = 439。b0000。 if((EN == 139。b1)amp。amp。(CLR == 139。b0)amp。amp。(Q3 != 439。b1001)) begin Q3 = Q3 + 439。b0001。 F_OUT = 139。b0。 end else begin Q3 = 439。b0000。 if((EN == 139。b1)amp。amp。(CLR == 139。b0)amp。amp。(Q4 != 439。b1001)) begin Q4 = Q4 + 439。b0001。 F_OUT = 139。b0。 end else begin Q4 = 439。b0000。 if((EN == 139。b1)amp。amp。(CLR == 139。b0)amp。amp。(Q5 != 439。b1001)) begin Q5 = Q5 + 439。b0001。 F_OUT = 139。b0。 End else begin Q5 = 439。b0000。 F_OUT = 139。b1。 End end End end End end End Endmodule 35 門控模塊 gate_control module gate_control( SW0,SW1,SW2, f1hz,f10hz,f100hz, Latch_EN, Counter_Clr, Counter_EN, dp_s1hz,dp_s10hz,dp_s100hz )。 output Latch_EN。 output Counter_Clr。 output Counter_EN。 output dp_s1hz,dp_s10hz,dp_s100hz。 input SW0,SW1,SW2。 input f1hz,f10hz,f100hz。 reg dp_s1hz,dp_s10hz,dp_s100hz。 reg fref。 reg wire_1。 reg wire_2。 //初始化輸入以及中間量 initial begin fref = 139。b0。 wire_1 = 139。b0。 wire_2 = 139。b0。 end //根據(jù)不同的外界量程選擇 ， 選擇相應(yīng)的計(jì)數(shù)基時(shí)鐘 always @(SW0 or SW1 or SW2 or f1hz or f10hz or f100hz) begin if(SW2 == 139。b1) begin fref = f100hz。 {dp_s1hz,dp_s10hz,dp_s100hz} = 339。b001。 end else if(SW1 == 139。b1) begin fref = f10hz。 {dp_s1hz,dp_s10hz,dp_s100hz} = 339。b010。 end else if(SW0 == 139。b1) begin fref = f1hz。 {dp_s1hz,dp_s10hz,dp_s100hz} = 339。b100。 end end //根據(jù)不同的計(jì)數(shù)基時(shí)鐘，提供輸出相應(yīng)的計(jì)數(shù)器計(jì)數(shù)值的清除脈沖與鎖存器鎖存脈沖 always @(posedge fref) begin wire_1 = ! wire_1。 end always @(negedge fref) begin wire_2 = wire_1。 end assign Counter_EN = wire_1。 assign Latch_EN = (! Counter_EN) amp。 wire_2。 assign Counter_Clr = (! Counter_EN) amp。 (! Latch_EN) | (! wire_2)。 endmodule 36 分頻模塊 fdiv module fdiv(clk,f1hz,f10hz,f100hz,f1khz)。 output f1hz,f10hz,f100hz,f1khz。 input clk。 reg f1hz,f10hz,f100hz,f1khz。 integer t1=0,t2=0,t3=0,t4=0。 always @(posedge clk) begin //if(t19999) //實(shí)際系統(tǒng)分頻值 if(t1 2) //仿真時(shí)的分頻值 begin f1khz = 139。b0。 t1 = t1 + 1。 end else begin f1khz = 139。b1。 t1 = 0。 end end always @(posedge f1khz) begin //if(t29) //實(shí)際系統(tǒng)分頻值 if(t2 2) //仿真時(shí)的分頻值 begin f100hz = 139。b0。 t2 = t2 + 1。 end else begin f100hz = 139。b1。 t2 = 0。 end end always @(posedge f100hz) begin //if(t39) //實(shí)際系統(tǒng)分頻值 if(t3 2) //仿真時(shí)的分頻值 begin f10hz = 139。b0。 t3 = t3 + 1。 end else begin f10hz = 139。b1。 t3 = 0。 end end always @(posedge f10hz) begin //if(t49) //實(shí)際系統(tǒng)分頻值 if(t4 2) //仿真時(shí)的分頻值 begin f1hz = 139。b0。 t4 = t4 + 1。 end else begin f1hz = 139。b1。 t4 = 0。 end end endmodule 37 寄存器模塊 flip_latch module flip_latch(clk,A0,A1,A2,A3,A4,A5,Q0,Q1,Q2,Q3,Q4,Q5)。 output [3:0] Q0,Q1,Q2,Q3,Q4,Q5。 input clk。 input [3:0] A0,A1,A2,A3,A4,A5。 reg [3:0] Q0,Q1,Q2,Q3,Q4,Q5。 always @(posedge clk) begin Q0 = A0。 Q1 = A1。 Q2 = A2。 Q3 = A3。 Q4 = A4。 Q5 = A5。 end Endmodule 多路選擇模塊 data_mux module data_mux(disp_select,A0,A1,A2,A3,A4,A5,Q)。 output [3:0] Q。 input [2:0]disp_select。 input [3:0] A0,A1,A2,A3,A4,A5。 reg [3:0] Q。 always @(disp_select,A5,A4,A3,A2,A1,A0,Q) begin case(disp_select) 339。b000: Q = A5。 339。b001: Q = A4。 339。b010: Q = A3。 339。b011: Q = A2。 339。b100: Q = A1。 339。b101: Q = A0。 default: Q = 439。b0。 endcase end Endmodule 動(dòng)態(tài)為選擇模塊 dispselect module dispselect(clk,disp_select,Q)。 output [5:0] Q。 output [2:0] disp_select。 input clk。 reg [5:0] Q。 reg [2:0] disp_select。 always @(posedge clk) begin if(disp_select 339。b101) disp_select = disp_select + 339。b1。 else disp_select = 339。b0。 case(disp_select) 339。b000: Q = 639。b100000。 339。b001: Q = 639。b010000。 339。b010: Q = 639。b001000。 339。b011: Q = 639。b000100。 339。b100: Q = 639。b000010。 339。b101: Q = 639。b000001。 default: Q = 639。b000000。 endcase end Endmodule BCD 譯碼模塊 dispdenoder module dispdecoder( data_in, disp_select, dp_s1hz,dp_s10hz,dp_s100hz, Q5,Q4,Q3,Q2,Q1, 38 Q0,counter_out, data_out, dp)。 output [6:0] data_out。 output dp。 input [3:0] data_in。 input [2:0] disp_select。 input dp_s1hz,dp_s10hz,dp_s100hz。 input [3:0] Q5,Q4,Q3,Q2,Q1,Q0。 input counter_out。 reg dp。 reg [6:0] data_out。 reg hide。 initial begin dp = 139。b0。 hide = 139。b0。 end //譯碼顯示數(shù)據(jù) always @(data_in,hide,data_out) begin if(hide == 139。b0) begin case(data_in) 439。b0000 : data_out = 739。b1111110。 //0 439。b0001 : data_out = 739。b0110000。 //1 439。b0010 : data_out = 739。b1101101。 //2 439。b0011 : data_out = 739。b1111001。 //3 439。b0100 : data_out = 739。b0110011。 //4 439。b0101 : data_out = 739。b1011011。 //5 439。b0110 : data_out = 739。b1011111。 //6 439。b0111 : data_out = 739。b1110000。 //7 439。b1000 : data_out = 739。b1111111。 //8 439。b1001 : data_out = 739。b1110011。 //9 default : data_out = 739。b0000000。 endcase end end //小數(shù)點(diǎn)位置與零數(shù)字的處理 always @(disp_select,dp_s1hz,dp_s10hz,dp_s100hz, Q5,Q4,Q3,Q2,Q1,counter_out,dp,hide) begin if (((disp_select == 339。b001) amp。amp。 (dp_s100hz == 139。b1))|| ((disp_select == 339。b011) amp。amp。 (dp_s10hz == 139。b1))||