【導(dǎo)讀】使用ModelSim仿真軟件對Verilog程序做了仿真，并完成了綜合布。局布線，最終下載到芯片Spartan3A上取得良好測試效果。位移、速度、加速度，乃至各種氣體的百分比成分等均用傳感器轉(zhuǎn)換成信號頻率，然后用數(shù)字頻率計來測量，以提高精確度。國際上數(shù)字頻率計的分類很多。為基礎(chǔ)的計數(shù)器，其測時分辨力和準確度很高，可達ns數(shù)量級；特種計數(shù)器，于工業(yè)和白控技術(shù)等方面。數(shù)字頻率計按頻段分類低速計數(shù)器：最高計數(shù)頻。高計數(shù)頻率＞100MHz；微波頻率計數(shù)器：測頻范圍1—80GHz或更高。片微機應(yīng)用系統(tǒng)。單片機的潛力越來越被人們所重視。特別是當(dāng)前用CMOS工藝。通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù)，此時我們稱閘門。閘門時間也可以大于或小

　　

【正文】 計 24 E_36), .Q5(SYNTHESIZED_WIRE_37), .Q6(SYNTHESIZED_WIRE_5),.led(led))。 fdiv b2v_inst1(.clk(Clock),.f1hz(SYNTHESIZED_WIRE_9), .f10hz(SYNTHESIZED_WIRE_10),.f100hz(SYNTHESIZED_WIRE_11), .f1khz(SYNTHESIZED_WIRE_24))。 flip_latch b2v_inst2(.clk(SYNTHESIZED_WIRE_2), .A0(SYNTHESIZED_WIRE_32),.A1(SYNTHESIZED_WIRE_33), .A2(SYNTHESIZED_WIRE_34),.A3(SYNTHESIZED_WIRE_35),.A4(SYNTHESIZED_WIRE_36),.A5(SYNTHESIZED_WIRE_37),.A6(SYNTHESIZED_WIRE_5),.Q0(SYNTHESIZED_WIRE_25),.Q1(SYNTHESIZED_WIRE_26),.Q2(SYNTHESIZED_WIRE_27),.Q3(SYNTHESIZED_WIRE_28),.Q4(SYNTHESIZED_WIRE_29),.Q5(SYNTHESIZED_WIRE_30), .Q6(over_alarm))。 gate_control b2v_inst3(.SW0(SW0),.SW1(SW1),.SW2(SW2), .f1hz(SYNTHESIZED_WIRE_9),.f10hz(SYNTHESIZED_WIRE_10), .f100hz(SYNTHESIZED_WIRE_11), .Latch_EN(SYNTHESIZED_WIRE_2), .Counter_EN(SYNTHESIZED_WIRE_0),.dp_s1hz(SYNTHESIZED_WIRE_12), .dp_s10hz(SYNTHESIZED_WIRE_13),.dp_s100hz(SYNTHESIZED_WIRE_14))。 dispdecoder b2v_inst5(.dp_s1hz(SYNTHESIZED_WIRE_12), .dp_s10hz(SYNTHESIZED_WIRE_13),.dp_s100hz(SYNTHESIZED_WIRE_14), .data_in(SYNTHESIZED_WIRE_16),.disp_select(SYNTHESIZED_WIRE_38), .dp(dp), .data_out(disp_data))。 dispselect b2v_inst7(.clk(SYNTHESIZED_WIRE_24), .disp_select(SYNTHESIZED_WIRE_38))。 assign disp_select = SYNTHESIZED_WIRE_38。 數(shù)字頻率計 25 data_mux b2v_inst8(.A0(SYNTHESIZED_WIRE_25), .A1(SYNTHESIZED_WIRE_26),.A2(SYNTHESIZED_WIRE_27), .A3(SYNTHESIZED_WIRE_28),.A4(SYNTHESIZED_WIRE_29), .A5(SYNTHESIZED_WIRE_30), .disp_select(SYNTHESIZED_WIRE_38),.Q(SYNTHESIZED_WIRE_16))。 endmodule 第四章 綜合分析 總體仿真結(jié)果 經(jīng)過全方位的設(shè)計和檢驗，最后程序編寫順利結(jié)束，故而需檢驗整體仿真結(jié)果。所以整體仿真結(jié)果如下： 數(shù)字頻率計 26 誤差分析 經(jīng)過仔細的檢查仿真結(jié)果以后，發(fā)現(xiàn)程序編寫成功，能完成設(shè)計任務(wù)，所以就將程序下載到開發(fā)板上實現(xiàn)，在開發(fā)板上進行測試記錄了幾組數(shù)據(jù)來說明程序的效果。 實驗測得的數(shù)據(jù)如下： 測量值： 真實值： 測量值： 真實值： 測量值： 真實值： 綜上數(shù)據(jù)，可得到誤差 =% 誤差很小，基本對實驗數(shù)據(jù)的測試無影響，產(chǎn)生誤差的原因可能是在于分頻器和鎖存器之間的延遲導(dǎo)致的。 數(shù)字頻率計 27 總 結(jié) 本程序設(shè)計主要介紹了數(shù)字頻率計的 Verilog HDL 的設(shè)計與實現(xiàn)，其可以用 Altera 公司 EPM7128SLC846 CPLD、 EP1K10TC1001 FPGA 等可編程邏輯器件來實現(xiàn)?，F(xiàn)通過學(xué)習(xí)與設(shè)計，掌握了 Verilog HDL 設(shè)計與實現(xiàn)： ● 計數(shù)模塊 counter 的 Verilog HDL 設(shè)計與實現(xiàn)。 ● 門控模塊 gate_control 的 Verilog HDL 設(shè)計與實現(xiàn) 。 ● 分頻模塊 fdiv 的 Verilog HDL 設(shè)計與實現(xiàn) 。 ● 寄存器模塊 flip_latch 的 Verilog HDL 設(shè)計與實現(xiàn) 。 ● 多路選擇模塊 data_mux 的 Verilog HDL 設(shè)計與實現(xiàn)。 ● 動態(tài)為選擇模塊 dispselevt 的 Verilog HDL 設(shè)計與實現(xiàn)。 ● BCD 譯碼模塊 dispdenoder 的 Verilog HDL 設(shè)計與實現(xiàn)。 參考文獻 [1]陳敬遠 .數(shù)字頻率計的 VHDL 設(shè)計 [J].浙江傳媒學(xué)院學(xué)報 。 2020,01: 3638. [2]何均 ,楊明 .適合于單片機實現(xiàn)的極值搜索算法 [J].單片機與嵌入式系統(tǒng)應(yīng)用， 2020， 24. 數(shù)字頻率計 28 [3]杜玉遠 .基于 topdown 方法的數(shù)字頻率計的設(shè)計與實現(xiàn) [J].電子世界， 2020， 5： 3032. [4]錢進 .基于 AT89C2051 的高度精度數(shù)字頻率計的設(shè)計 [J].機電產(chǎn)品開發(fā)與創(chuàng)新， 2020， 20（ 1） :8687. [5]馮雷星，楊偉，蘆燕龍 .基于單片機高性價比頻率計的設(shè)計與實現(xiàn) [B].微計算機信息， 2020， 20. [6]赫建國 ,劉立新 ,黨劍華 .基于單片機的頻率計設(shè)計 [J].西安郵電學(xué)院學(xué)報， 2020， 03： 3437+75. [7]張毅剛 .單片機原理及應(yīng)用 .高等教育出版社 [M]， (1). [8]施劍鳴 .單片機測頻技術(shù)及測量精度的提高 [A].江蘇省計量測試學(xué)會2020 年論文集 [C],2020. [9]謝煌，黃為 .基于 VHDL 語言設(shè)計頻率計 [J].北京現(xiàn)代電子技術(shù)， 2020，14. [10]杜剛，高軍，童寧寧 .基于 AT89C2051單片機的頻率計設(shè)計 [J].微計算機應(yīng)用， 2020， 25（ 4）： 498501. 致 謝 感謝學(xué)校和老師對我的培養(yǎng)，給我這個自己動手的機會和空間。經(jīng)過一段時間，終于在指導(dǎo)老師的幫助下完成了課程設(shè)計，對自己的能力有了很大的提升。在此我要感謝每一個幫助過我的人。 首先，我要感謝的是我的指導(dǎo)老師，在百忙之中抽出時間為我的設(shè)計指點，提供幫助，他的學(xué)習(xí)作風(fēng)和優(yōu)良的教學(xué)研究精神是我永遠學(xué)習(xí)的榜樣。 數(shù)字頻率計 29 其次要感謝我的同學(xué)，在我最艱難的日子里，他們給我精神上的支持。他們一直在鼓勵我，讓我充滿信心地迎接每一個問題。 總而言之，感謝每一位關(guān)心過我的人，他們今天對我的付出，成為我將來工作的動力。 數(shù)字頻率計 30