【正文】 (dp_s10hz == 139。b011) amp。 (dp_s100hz == 139。b001) amp。b0000000。b1110011。 //8 439。b1000 : data_out = 739。b1110000。 //6 439。b0110 : data_out = 739。b1011011。 //4 439。b0100 : data_out = 739。b1111001。 //2 439。b0010 : data_out = 739。b0110000。 //0 439。b0000 : data_out = 739。 end //譯碼顯示數(shù)據(jù) always (data_in,hide,data_out) begin if(hide == 139。 hide = 139。 initial begin dp = 139。 reg [6:0] data_out。 input counter_out。 input dp_s1hz,dp_s10hz,dp_s100hz。 input [3:0] data_in。 output [6:0] data_out。b000000。b000001。 339。b100: Q = 639。b000100。 339。b010: Q = 639。b010000。 339。b000: Q = 639。b0。b1。 always (posedge clk) begin if(disp_select 339。 reg [5:0] Q。 output [2:0] disp_select。 endcase end Endmodule 動(dòng)態(tài)為選擇模塊 dispselect module dispselect(clk,disp_select,Q)。 default: Q = 439。 339。 339。 339。 339。 339。 always (disp_select,A5,A4,A3,A2,A1,A0,Q) begin case(disp_select) 339。 input [3:0] A0,A1,A2,A3,A4,A5。 output [3:0] Q。 Q5 = A5。 Q3 = A3。 Q1 = A1。 reg [3:0] Q0,Q1,Q2,Q3,Q4,Q5。 input clk。 end end endmodule 37 寄存器模塊 flip_latch module flip_latch(clk,A0,A1,A2,A3,A4,A5,Q0,Q1,Q2,Q3,Q4,Q5)。b1。 t4 = t4 + 1。 end end always (posedge f10hz) begin //if(t49) //實(shí)際系統(tǒng)分頻值 if(t4 2) //仿真時(shí)的分頻值 begin f1hz = 139。b1。 t3 = t3 + 1。 end end always (posedge f100hz) begin //if(t39) //實(shí)際系統(tǒng)分頻值 if(t3 2) //仿真時(shí)的分頻值 begin f10hz = 139。b1。 t2 = t2 + 1。 end end always (posedge f1khz) begin //if(t29) //實(shí)際系統(tǒng)分頻值 if(t2 2) //仿真時(shí)的分頻值 begin f100hz = 139。b1。 t1 = t1 + 1。 always (posedge clk) begin //if(t19999) //實(shí)際系統(tǒng)分頻值 if(t1 2) //仿真時(shí)的分頻值 begin f1khz = 139。 reg f1hz,f10hz,f100hz,f1khz。 output f1hz,f10hz,f100hz,f1khz。 (! Latch_EN) | (! wire_2)。 wire_2。 end assign Counter_EN = wire_1。 end end //根據(jù)不同的計(jì)數(shù)基時(shí)鐘，提供輸出相應(yīng)的計(jì)數(shù)器計(jì)數(shù)值的清除脈沖與鎖存器鎖存脈沖 always (posedge fref) begin wire_1 = ! wire_1。 {dp_s1hz,dp_s10hz,dp_s100hz} = 339。 end else if(SW0 == 139。 {dp_s1hz,dp_s10hz,dp_s100hz} = 339。 end else if(SW1 == 139。 {dp_s1hz,dp_s10hz,dp_s100hz} = 339。 end //根據(jù)不同的外界量程選擇 ， 選擇相應(yīng)的計(jì)數(shù)基時(shí)鐘 always (SW0 or SW1 or SW2 or f1hz or f10hz or f100hz) begin if(SW2 == 139。 wire_2 = 139。 wire_1 = 139。 //初始化輸入以及中間量 initial begin fref = 139。 reg wire_1。 reg dp_s1hz,dp_s10hz,dp_s100hz。 input SW0,SW1,SW2。 output Counter_EN。 output Latch_EN。b1。b0000。b0。b0001。(Q5 != 439。b0)amp。amp。 if((EN == 139。 end else begin Q4 = 439。 F_OUT = 139。b1001)) begin Q4 = Q4 + 439。amp。(CLR == 139。b1)amp。b0000。b0。b0001。(Q3 != 439。b0)amp。amp。 if((EN == 139。 end else begin Q2 = 439。 F_OUT = 139。b1001)) begin Q2 = Q2 + 439。amp。(CLR == 139。b1)amp。b0000。b0。b0001。(Q1 != 439。b0)amp。amp。 if((EN == 139。 end else begin Q0 = 439。 F_OUT = 139。b1001)) begin Q0 = Q0 + 439。amp。(CLR == 139。b1)amp。 reg F_out0,F_out1,F_out2,F_out3,F_out4。 reg [3:0] Q5,Q4,Q3,Q2,Q1,Q0。 input CLR。 output F_OUT。 34 附錄：程序源代碼 計(jì)數(shù)模塊 counter module counter(EN,CLR,F_IN,F_OUT,Q0,Q1,Q2,Q3,Q4,Q5)。 再次我要感謝我的同學(xué)，在我最困難的時(shí)候伸出援助之手，用他們的智慧幫我解決各個(gè)難題。 其次要感謝我的學(xué)長(zhǎng)學(xué)姐，在我最艱難的日子里，他們給我精神上的支持。在此我要感謝每一個(gè)幫助過我的人。 2020,01: 3638. [2]何均 ,楊明 .適合于單片機(jī)實(shí)現(xiàn)的極值搜索算法 [J].單片機(jī)與嵌入式系統(tǒng)應(yīng)用， 2020， 24. [3]杜玉遠(yuǎn) .基于 topdown 方法的數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí) 現(xiàn) [J].電子世界， 2020， 5： 3032. [4]錢進(jìn) .基于 AT89C2051 的高度精度數(shù)字頻率計(jì)的設(shè)計(jì) [J].機(jī)電產(chǎn)品開發(fā)與創(chuàng)新， 2020， 20（ 1） :8687. [5]馮雷星，楊偉，蘆燕龍 .基于單片機(jī)高性價(jià)比頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) [B].微計(jì)算機(jī)信息， 2020， 20. [6]赫建國(guó) ,劉立新 ,黨劍華 .基于單片機(jī)的頻率計(jì)設(shè)計(jì) [J].西安郵電學(xué)院學(xué)報(bào)， 2020， 03： 3437+75. [7]張毅剛 .單片機(jī)原理及應(yīng)用 .高等教育出版社 [M]， (1). [8] Control Circuit Design of AC Frequency Conversion Systems for Speed Governing [A]， Proceedings of 4th International Symposium on Test and Measurement(Volume 2) [C]， 2020. [9]The measurement of oil consumption on engine[A]， Proceedings of 4th International Symposium on Test and Measurement(Volume 2) [C]， 2020. [10]施劍鳴 .單片機(jī)測(cè)頻技術(shù)及測(cè)量精度的提高 [A].江蘇省計(jì)量測(cè)試學(xué)會(huì)2020 年論文集 [C],2020. [11]謝煌，黃為 .基于 VHDL 語言設(shè)計(jì)頻率計(jì) [J].北京現(xiàn)代電子技術(shù)， 2020，14. [12]杜剛，高軍，童寧寧 .基于 AT89C2051 單片機(jī)的頻率計(jì)設(shè)計(jì) [J].微計(jì)算機(jī)應(yīng)用， 2020， 25（ 4）： 498501. 33 致 謝 感謝學(xué)校和老師對(duì)我的培養(yǎng)，給我這個(gè)自己動(dòng)手的機(jī)會(huì)和空間。 ● BCD 譯碼模塊 dispdenoder 的 Verilog HDL 設(shè)計(jì)與實(shí)現(xiàn)。 ● 多路選擇模塊 data_mux 的 Verilog HDL 設(shè)計(jì)與實(shí)現(xiàn)。 ● 分頻模塊 fdiv 的 Verilog HDL 設(shè)計(jì)與實(shí)現(xiàn) ?，F(xiàn)通過學(xué)習(xí)與設(shè)計(jì)，掌握了 Verilog HDL 設(shè)計(jì)與實(shí)現(xiàn)： ● 計(jì)數(shù)模塊 counter 的 Verilog HDL 設(shè)計(jì)與實(shí)現(xiàn)。 data_mux b2v_inst8(.A0(SYNTHESIZED_WIRE_25), .A1(SYNTHESIZED_WIRE_26),.A2(SYNTHESIZED_WIRE_27),.A3(SYNTHESIZED_WIRE_28),.A4(SYNTHESIZED_WIRE_29),.A5(SYNTHESIZED_WIRE_30),.disp_select(SYNTHESIZED_WIRE_38),.Q(SYNTHESIZED_WIRE_16))。 dispdecoder b2v_inst5(.dp_s1hz(SYNTHESIZED_WIRE_12), .dp_s10hz(SYNTHESIZED_WIRE_13),.dp_s100hz(SYNTHESIZED_WIRE_14),.counter_out(SYNTHESIZED_WIRE_15),.data_in(SYNTHESIZED_WIRE_16),.disp_select(SYNTHESIZED_WIRE_38),.Q0(SYNTHESIZED_WIRE_32),.Q1(SYNTHESIZED_WIRE_33),.Q2(SYNTHESIZED_WIRE_34),.Q3(SYNTHESIZED_WIRE_35),.Q4(SYNTHESIZED_WIRE_36),.Q5(SYNTHESIZED_WIRE_37),.dp(dp),.data_out(disp_data))。 30 flip_latch b2v_inst2(.clk(SYNTHESIZED_WIRE_2), .A0(SYNTHESIZED_WIRE_32),.A1(SYNTHESIZED_WIRE_33),.A2(SYNTHESIZED_WIRE_34),.A3(SYNTHESIZED_WIRE_35),.A4(SYNTHESIZED_WIRE_36),.A5(SYNTHESIZED_WIRE_37),.Q0(SYNTHESIZED_WIRE_25),.Q1(SYNTHESIZED_WIRE_26),.Q2(SYNTHESIZED_WIRE_27),.Q3(SYNTHESIZED_WIRE_28),.Q4(SYNTHESIZED_WIRE_29),.Q5(SYNTHESIZED_WIRE_30))。 assign over_alarm = SYNTHESIZED_WIRE_15。 wire [3:0] SYNTHESIZED_WIRE_29。 wire [3:0] SYNTHESIZED_WIRE_27。 wire [3:0] SYNTHESIZED_WIRE_25。 wire [2:0] SYNTHESIZED_WIRE_38。 wire SYNTHESIZED_WIRE_15。 wire