【正文】 SYNTHESIZED_WIRE_13。 wire SYNTHESIZED_WIRE_11。 wire SYNTHESIZED_WIRE_9。 wire [3:0] SYNTHESIZED_WIRE_36。 wire [3:0] SYNTHESIZED_WIRE_34。 wire [3:0] SYNTHESIZED_WIRE_32。 wire SYNTHESIZED_WIRE_1。 29 output [5:0] disp_select。 output dp。 input F_in。 input SW1。 input Clock。在數(shù)字頻率計(jì)中，同時(shí)采用了電路原理圖示的設(shè)計(jì)以及 Verilog HDL語言來編寫的頂層電路，其中頂層如圖 所示。 endcase end endmodule 該模塊定義輸入端口如下： ● data_in： BCD 碼字輸入信號(hào) ● disp_select：來自動(dòng)態(tài)顯示位模塊，實(shí)現(xiàn)兩者之間的同步 ● dp_s1hz， dp_s10hz， dp_s100hz：輸入小數(shù)點(diǎn)位置控制信號(hào)來自門控模塊 ● Q5,Q4,Q3,Q2,Q1,Q0：計(jì)數(shù)器的計(jì)數(shù)值輸入，用來控制“零”顯示控制 ● counter_out：計(jì)數(shù)器計(jì)數(shù)溢出信號(hào)，用來提示用戶更換更大量程 該模塊定義輸出端口如下： ● data_out：經(jīng)過譯碼后的 7 段數(shù)碼管顯示數(shù)據(jù)輸出，可以直接連接到數(shù)碼管的數(shù)據(jù)端口 ● dp：小數(shù)點(diǎn)控制信號(hào) 在 Altera 公司的軟件工具 QuartusII 中編譯和波形仿真得到波形如圖 所示。 end default: hide = 139。 else hide = 139。b1)) hide = 139。amp。 (dp_s100hz != 139。b0) amp。amp。 (Q2 == 439。b0) amp。amp。 (Q4 == 439。b0) amp。amp。b100: begin if((counter_out == 139。b0。b1。 (dp_s10hz != 139。b1)amp。amp。 (Q2 == 439。b0) amp。amp。 (Q4 == 439。b0) amp。amp。b011: begin if((counter_out == 139。b0。b1。 (dp_s100hz != 139。b0) amp。amp。 (Q4 == 439。b0) amp。amp。b010: begin if((counter_out == 139。b0。b1。 (dp_s100hz != 139。b0) amp。amp。 (Q5 == 439。b0) amp。 end 339。 else hide = 139。b0)) hide = 139。amp。b000: begin if((counter_out == 139。b0。b1。 (dp_s1hz == 139。b101) amp。 (dp_s10hz == 139。b011) amp。 (dp_s100hz == 139。b001) amp。b0000000。b1110011。 //8 439。b1000 : data_out = 739。b1110000。 //6 439。b0110 : data_out = 739。b1011011。 //4 439。b0100 : data_out = 739。b1111001。 //2 439。b0010 : data_out = 739。b0110000。 //0 439。b0000 : data_out = 739。 end 26 //譯碼顯示數(shù)據(jù) always (data_in,hide,data_out) begin if(hide == 139。 hide = 139。 initial begin dp = 139。 reg [6:0] data_out。 input counter_out。 input dp_s1hz,dp_s10hz,dp_s100hz。 input [3:0] data_in。 output [6:0] data_out。 BCD 譯碼模塊的結(jié)構(gòu)框圖如圖 所示。 在 Altera 公司的軟件工具 QuartusII 中編譯和波形仿真得到波形如圖 所示。 該模塊定義輸出端口如下： ● disp_select：動(dòng)態(tài)位選中間量輸出，用于與系統(tǒng)中其他模塊之間的同步。b000000。b000001。 339。b100: Q = 639。b000100。 339。b010: Q = 639。b010000。 339。b000: Q = 639。b0。b1。 always (posedge clk) begin if(disp_select 339。 reg [5:0] Q。 output [2:0] disp_select。 24 圖 動(dòng)態(tài)位選模塊的結(jié)構(gòu)框圖 根據(jù)模塊實(shí)現(xiàn)的功能設(shè)計(jì) Verilog HDL 源代碼如下： module dispselect(clk,disp_select,Q)。 在 Altera 公司的軟件工具 QuartusII 中編譯和波形仿真得到波形如圖 所示。b0。b101: Q = A0。b100: Q = A1。b011: Q = A2。b010: Q = A3。b001: Q = A4。b000: Q = A5。 reg [3:0] Q。 input [2:0]disp_select。 圖 多路選擇模塊結(jié)構(gòu)框圖 根據(jù)模塊 實(shí)現(xiàn)的功能設(shè)計(jì) Verilog HDL 源代碼如下： module data_mux(disp_select,A0,A1,A2,A3,A4,A5,Q)。經(jīng)過多路選擇器模塊來分時(shí)地傳輸數(shù)據(jù)。 在 Altera 公司的軟件工具 QuartusII 中編譯和波形仿真得到波形如圖 所示。 end Endmodule 該模塊定義輸入端口如下： ● clk：所存數(shù)據(jù)信號(hào)輸入，當(dāng) clk 的上升沿到來時(shí)，寄存器將輸入端信號(hào)鎖存進(jìn)寄存器 ，并且改變輸出。 Q4 = A4。 Q2 = A2。 always (posedge clk) begin Q0 = A0。 input [3:0] A0,A1,A2,A3,A4,A5。 output [3:0] Q0,Q1,Q2,Q3,Q4,Q5。 寄存器模塊的結(jié)構(gòu)框圖如圖 所示。 end end endmodule 該模塊定義輸入端口如下： ● Clk：全局系統(tǒng)時(shí)鐘信號(hào) 該模塊定義輸出端口如下： ● F1hz：輸出 1Hz 的時(shí)鐘信號(hào) ● F10hz：輸出 1Hz 的時(shí)鐘信號(hào) 20 ● F1khz：輸出 1Hz 的時(shí)鐘信號(hào) 在 Altera 公司的軟件工具 QuartusII 中編譯和波形仿真得到波形如圖 所示。b1。 t4 = t4 + 1。 end end always (posedge f10hz) begin //if(t49) //實(shí)際系統(tǒng)分頻值 if(t4 2) //仿真時(shí)的分頻值 begin f1hz = 139。b1。 t3 = t3 + 1。 end end always (posedge f100hz) begin //if(t39) //實(shí)際系統(tǒng)分頻值 if(t3 2) //仿真時(shí)的分頻值 begin f10hz = 139。b1。 t2 = t2 + 1。 end 19 end always (posedge f1khz) begin //if(t29) //實(shí)際系統(tǒng)分頻值 if(t2 2) //仿真時(shí)的分頻值 begin f100hz = 139。b1。 t1 = t1 + 1。 always (posedge clk) begin //if(t19999) //實(shí)際系統(tǒng)分頻值 if(t1 2) //仿真時(shí)的分頻值 begin f1khz = 139。 reg f1hz,f10hz,f100hz,f1khz。 output f1hz,f10hz,f100hz,f1khz。 分頻模塊的結(jié)構(gòu)框圖如圖 所示。 endmodule 17 該模塊定義輸入端如下： ● SW0、 SW SW2：量程選擇開關(guān) ● flhz： 1Hz 的標(biāo)準(zhǔn)時(shí)鐘輸入 ● fl0hz： 10Hz 的標(biāo)準(zhǔn)時(shí)鐘輸入 ● fl00hz： 100Hz 的標(biāo)準(zhǔn)時(shí)鐘輸入 該模塊定義輸入端口如下： ● Latch_EN：用來是能寄存器所存數(shù)據(jù) ● Counter_Clr：用于計(jì)數(shù)器的清零 ● Counter_EN：用于使能計(jì)數(shù)器開始計(jì)數(shù) ● dp_s1hz：選擇 999999Hz 量程時(shí)，用于控制顯示 中的小數(shù)點(diǎn)位置 ● dp_s10hz：選擇 量程時(shí)，用于控制顯示中的小數(shù)點(diǎn)位置 ● dp_s100hz：選擇 量程時(shí)，用于控制顯示中的小數(shù)點(diǎn)位置 在 Altera公司的軟件工具 QuartusII中編譯和波形仿真得到波形如圖 所示。 assign Counter_Clr = (! Counter_EN) amp。 assign Latch_EN = (! Counter_EN) amp。 end always (negedge fref) begin wire_2 = wire_1。b100。b1) begin fref = f1hz。b010。b1) begin fref = f10hz。b001。b1) begin fref = f100hz。b0。b0。b0。 reg wire_2。 reg fref。 input f1hz,f10hz,f100hz。 output dp_s1hz,dp_s10hz,dp_s100hz。 output Counter_Clr。 門控模塊的結(jié)構(gòu)框圖如圖 所示 圖 門控模塊結(jié)構(gòu)框圖 根據(jù)模塊實(shí)現(xiàn)的功能設(shè)計(jì) Verilog HDL 源代碼如下 ： module gate_control( SW0,SW1,SW2, f1hz,f10hz,f100hz, Latch_EN, Counter_Clr, Counter_EN, dp_s1hz,dp_s10hz,dp_s100hz )。計(jì)數(shù)器的清零要與后級(jí)寄存器的鎖存時(shí)刻做很好的時(shí)序配合。 ● Q0：計(jì)數(shù)器的最低位輸出 ● Q1：計(jì)數(shù)器的第 5位輸出 ● Q2：計(jì)數(shù)器的第 4位輸出 ● Q3：計(jì)數(shù)器的第 3 位輸出 ● Q4：計(jì)數(shù)器的第 2 位輸出 ● Q5：計(jì)數(shù)器的第 1 位輸出 在 Altera公司的軟件工具 QuartusII中編譯和波形仿真得到波形如圖 所示。b1。b0000。b0。b0001。(Q5 != 439。b0)amp。amp。 if((EN == 139。 end else begin Q4 = 439。 F_OUT = 139。b1001)) begin Q4 = Q4 + 439。amp。(CLR == 139。b1)amp。b0000。b0。b0001。(Q3 != 439。b0)amp。amp。 if((EN == 139。 end else begin Q2 = 439。 F_OUT = 139。b1001)) begin Q2 = Q2 + 439。amp。(CLR == 139。b1)amp。b0000。b0。b0001。(Q1 != 439。b0)amp。amp。 if((EN == 139。 end else begin Q0 =