【正文】 _logic。use 。編譯成功后進行仿真，其仿真波形如下： 24位鎖存器將已有24 位bcd碼存在于此模塊的輸入口din[23..0]，在信號load的上升沿后即被鎖存到寄存器reg24b的內部，并由reg24b的輸出端dout[23..0]輸出，設置鎖存器的好處是，數(shù)碼管上顯示的數(shù)據穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。在項目編譯仿真成功后，用于以下的頂層設計。q=cqi。 end if。 當加的9時產生進位輸出 else c10=39。產生進位process(cqi) begin if cqi=1001 then c10=39。 end if。 等于9則計數(shù)器清零 end if。 then 當輸入的tesen為高電平1時允許計數(shù) if (cqi9) then cqi=cqi+1。 then if en=39。event and clk=39。 then cqi=0000。begin process (clk,clr) begin if clr=39。 計數(shù)進位end t10。 clk:計數(shù)器時鐘，clr:清零信號,en:計數(shù)使能信號 q: out std_logic_vector(3 downto 0)。use 。library ieee。當高電平1時允許計數(shù)器計數(shù)，低電平0時禁止計數(shù)。編譯成功后生成元件圖如下：從測頻控制信號發(fā)生器模塊的仿真圖，很鮮明的給出了時鐘信號與計數(shù)允許信號tsten、清零信號clr_t和鎖存信號load的關系，從仿真圖可以看出計數(shù)允許信號、清零信號和鎖存信號與變量Q之間所存在的相對應的關系。 鎖存器輸出與計數(shù)器使能信號反相 tsten=div2clk。 end process。039。139。039。039。 end process。then div2clk=not div2clk。event and clk=39。architecture art of testpl is signal div2clk:std_logic。計數(shù)器清零信號 load:out std_logic)。1Hz信號 tsten:out std_logic。use 。library ieee。經過分頻后產生1HZ的基準信號，從clkq輸出。end syn。 clk_div1 =q1。 end if。 else t1:=t1+1。 else t2:=t2+1。 掃描信號 if t2=400 then t2:=1。 then if t1=50 then t1:=1。event and clock=39。 variable t2 : integer range 1 to 400。architecture syn of lpm_counter0 is signal q1,q2 :std_logic。 clkq: out std_logic)。entity lpm_counter0 is port(clock: in std_logic 。use 。同時產生400HZ的信號來控制數(shù)碼管顯示。該頻率計電路的精度取決于閘門信號T。第2章 頻率計測量頻率的層次化設計方案頻率計電路工作時先要產生一個計數(shù)允許信號（即閘門信號），閘門信號的寬度為單位時間，如1S。鎖存信號之后，必須有一個清零信號clr_t對計數(shù)器進行清零，為下1 秒的計數(shù)操作做準備。當tsten為高電平1時，允許計數(shù)；為低電平0時停止計數(shù)，并保持其計數(shù)結果。矩形脈沖轉換原理如圖： 圖2 矩形脈沖生成原理圖頻率測量的基本原理是計算每秒鐘內待測信號的轉換生成的脈沖個數(shù)。本設計中使用的就是直接測頻法，即用計數(shù)器在計算1s內輸入信號周期的個數(shù)，其測頻范圍為1Hz~999999Hz。數(shù)字頻率計是數(shù)字電路中的一個典型應用，實際的硬件設計用到的器件較多，連線比較復雜，而且會產生比較大的延時，造成測量誤差、可靠性差。數(shù)字式頻率計的測量原理有兩類：一是直接測頻法，即在一定閘門時間內測量被測信號的脈沖個數(shù)；二是間接測頻法即測周期法，如周期測頻法。在電子技術中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結果都有十分密切的關系，因此，頻率的測量就顯得更為重要。閘門時間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影響。閘門時間可以根據需要取值，大于或小于1s都可以。 設計原理 頻率計設計原理數(shù)字頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。電子設計自動化是一種實現(xiàn)電子系統(tǒng)或電子產品自動化設計的技術，它與電子技術，微電子技術的發(fā)展密切相關，它吸收了計算機科學領域的大多數(shù)最新研究成果，以高性能的計算機作為工作平臺，促進了工程發(fā)展。以QUARTUS II軟件為設計平臺，采用VHDL語言實現(xiàn)數(shù)字頻率計的整體設計。EDA技術是以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件語言為系統(tǒng)邏輯描述的主要方式，以計算機、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成用軟件設計的電子系統(tǒng)到硬件系統(tǒng)的設計，最終形成集成電子系統(tǒng)或專用集成芯片的一門新技術。目前許多高精度的數(shù)字頻率計都采用單片機加上外部的高速計數(shù)器來實現(xiàn)，然而單片機的時鐘頻率不高導致測頻速度比較慢，并且在這種設計中，由于PCB版的集成度不高，導致PCB板走線長，因此難以提高計數(shù)器的工作頻率。分配任務: 郭躍明 上網搜集資料，審核，打??； 李 寶 對資料進行初步整理，以備選用，寫論文； 江時文 確定設計方案，設計程序及仿真。07/06—07/07 最后分析整理，書寫課程設計報告。2011/06/29 集體討論，找出一個較佳的方案。技術性能指標及分工1）能夠測量正弦波、三角波、鋸齒波、矩形波等周期性信號的頻率；2）能直接用十進制數(shù)字顯示測得的頻率；3）頻率測量范圍：1HZ~999999HZ；4）測量時間：T=；5）用CPLD/FPGA可編程邏輯器件實現(xiàn)；進度安排：2011/06/27 集體針對設計進行分析、討論，確定好分工，明確設計進度，以及對設計 總體上有個了解。本頻率計設計測量頻率的基本原理是，首先讓被測信號與標準信號一起通過一個閘門，然后用計數(shù)器計數(shù)信號脈沖的個數(shù)，把標準時間內的計數(shù)的結果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結果用LED數(shù)碼顯示