【正文】 通過緊張有序的設計實踐，我覺得自己的動手能力有了很大的提高：自信心也增強了，在課程設計中自己動腦子解決遇到的問題，書本上的知識有了用武之地，這義鞏固和深化了自己的知識結構。我的動手能力又有了進一步的提高，我感到十分的欣慰。特別是在編譯程序時，一不小心就會犯錯，而且很不容易檢查出來。但也遇到了不少的挫折，有時在仿真時遇到了一個錯誤怎么找也找不到原兇所在，找了老半天結果發(fā)現(xiàn)是取得時間太短了或是設定錯了頻率。以前上課都是上一些最基本的東西而現(xiàn)在卻可以將以前學的東西作出有實際價值的東西。調試程序過程是一個考驗人耐心的過程，不能有絲毫的急躁，馬虎，特別是對仿真波形的調試要一步一步來，不能急躁，最重要的是要熟練地掌握課堂上的知識，這樣才能對試驗中出現(xiàn)的問題進行分析解決。在實習的過程中發(fā)現(xiàn)了以前學的知識掌握的不牢。 心得體會本次實習讓我們體味到設計程序、調測程序過程中的樂苦與甜。而兩種測量方法之間進行自動選擇，首先采用測周法進行測量，若頻率超過1000HZ則產生溢出信號，自動選擇采用測頻法進行測量，這樣的設計是最合理的頻率計設計，若只采用某一種方法進行測量都存在不足之處?？偟姆抡鏁r間設置1s，clkqq為40KHZ基頻信號，設置周期為25us；clk0為被測信號，周期任意（為了檢測設置周期為80us，從仿真圖中可以看出測得頻率為12500HZ，與設計的一樣）。end art。 u9:ymq port map(datao,led)。 u7:reg24b port map(load,qout(23 downto 0),rout)。 u5:t10 port map(c4,clr,tsten,qout(19 downto 16),c5)。 u3:t10 port map(c2,clr,tsten,qout(11 downto 8),c3)。 u1:t10 port map(clk0,clr,tsten,qout(3 downto 0),c1)。 signal datao: std_logic_vector(3 downto 0)。 signal c1,c2,c3,c4,c5: std_logic。 signal clk1,clk2,clk3: std_logic。 d_out: out std_logic_vector(7 downto 0))。end ponent。 dataout: out std_logic_vector(3 downto 0)。數(shù)碼管選擇器ponent led 待調用的數(shù)碼管選擇器端口定義port(clk:in std_logic。 load:out std_logic)。 tsten:out std_logic。end ponent。 din: in std_logic_vector(23 downto 0)。end ponent。 q: out std_logic_vector(3 downto 0)。end ponent。 clk_div1 : out std_logic。end lx。 ledc: out std_logic_vector(5 downto 0)。 clk0: in std_logic。use 。編譯成功后生成元件圖如下： 將相應的BCD碼轉換成數(shù)碼管顯示信號，最后以十進制的形式顯示出來。 end process。 9 when others =NULL。 7 when 1000 = d_out=10000000。 5 when 0110 = d_out=10000010。 3 when 0100 = d_out=10011001。 1 when 0010 = d_out=10100100。 第8位d_out[7]為逗號architecture art of ymq isbegin process(d_in) begin case d_in is 第8位為1高電平逗號不顯示 when 0000 = d_out=11000000。 數(shù)碼管控制器輸入四位信號 d_out: out std_logic_vector(7 downto 0))。use 。經譯碼器的處理輸出后數(shù)碼管顯示相應的數(shù)值。編譯成功后生成元件圖如下： 在clk信號的控制下，數(shù)碼管進行循環(huán)控制輸出。 end process。 when others =NULL。 when 001= dataout=datain(19 downto 16)。when 011= dataout=datain(11 downto 8)。對應數(shù)碼管的輸出 process(clk,datain) begin case clk is when 101= dataout=datain(3 downto 0)。 end case。 when 101 = =000001。 when 011 = =000100。 when 001 = =010000。 end process。 end if。 begin clk同掃描頻率clk循環(huán)變化 process(clk) begin if rising_edge(clk) then if clk 5 thenclk=clk+1。輸出數(shù)碼管選擇信號end led。鎖存器輸入的24位信號 dataout: out std_logic_vector(3 downto 0)。entity led isport(clk:in std_logic。use 。仿真結果如下圖所示： 數(shù)碼管控制器兩個輸入端一個為datain[23..0]，另一個為數(shù)碼管顯示選擇的掃描頻率輸入端clk，輸出端為數(shù)碼管選擇信號[5..0]和對應顯示的數(shù)碼管的BCD碼信號端dataout[3..0]，數(shù)碼管顯示選擇隨掃描頻率clk循環(huán)變化，實現(xiàn)穩(wěn)定顯示。end art。 鎖存輸入的數(shù)據(jù) end if。139。architecture art of reg24b isbegin process(load,din) begin if load39。 dout: out std_logic_vector(23 downto 0))。entity reg24b is port (load: in std