【正文】 COMPONENT GATE IS 計(jì)數(shù)器二頻率切換模塊例化 PORT(CLK2, FSD, CNL, PUL: IN STD_LOGIC。 CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC)。 OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。和傳統(tǒng)的頻率計(jì)相比，利用 FPGA 設(shè)計(jì)的頻率計(jì)簡(jiǎn)化了電路板設(shè)計(jì)，提高了系統(tǒng)設(shè)計(jì)的實(shí)用性和可靠性，實(shí)現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設(shè)計(jì)的趨勢(shì)。 (5) 由單片機(jī)讀出計(jì)數(shù)器 CNT2 的結(jié)果，并通過(guò)上述測(cè)量原理公式計(jì)算出脈沖寬度。 h 3 A0Q Q [ 2 ]F I NS T A R TCLRE N D DP U LF2Q Q [ 1 ]E q u a l 01 39。 （ 4）等精度測(cè)頻法 測(cè)周期常用方法 （ 1）直接周期測(cè)量法：用被測(cè)信號(hào)經(jīng)放大整形后形成的方波信號(hào)直接控制計(jì)數(shù)門(mén)控電路，使主門(mén)開(kāi)放時(shí)間等于信號(hào)周期 Tx，時(shí)標(biāo)為 Ts 的脈沖在主門(mén)開(kāi)放時(shí)間進(jìn)入計(jì)數(shù)器。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。在此期間， BZH 和 TF 分別對(duì)唄測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)同時(shí)計(jì)數(shù)?？梢杂?7 個(gè)數(shù)碼管顯示測(cè)試結(jié)果，最高可表達(dá)百萬(wàn)分之一的精度。 （ 3）單片機(jī)電路模塊。fs (34) 將式 (32)和 (34)代入式 (33)，并整理如式 (35)： δ=|ΔNs|/Ns≤1/Ns=1/(t CNT CNT2 同時(shí)對(duì)標(biāo)準(zhǔn)頻率信號(hào)和經(jīng)整形后的被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，分別為 NS 與 NX。其測(cè)頻原理如圖 所示。因此直接測(cè)頻法只適合測(cè)量頻率較高的信號(hào)，不能滿足在整個(gè)測(cè)量頻段內(nèi)的測(cè)量精度保持不變的要求。 通過(guò)測(cè)量待測(cè)信號(hào)的周期并求其倒數(shù)， 需要有標(biāo)準(zhǔn)倍的頻率，在待測(cè)信號(hào)的一個(gè)周期內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)，這種方法的計(jì)數(shù)值會(huì) 產(chǎn)生 最大為 177。 10 第 三 章 等精度頻率計(jì) 原理分析 引言 本章主要介紹數(shù)字頻率計(jì)的相關(guān)計(jì)數(shù)指標(biāo)，傳統(tǒng)的頻率測(cè)量方法和等精度測(cè)量方法，并且對(duì)等精度測(cè)量方法進(jìn)行誤差分析，從而與傳統(tǒng)頻率測(cè)量方法對(duì)比，得到等精度測(cè)量方法的優(yōu)勢(shì)所在。 QuartusII 作為目前 CPLD/FPGA 開(kāi)發(fā)工具理想的綜合、仿真軟件，具有許多優(yōu)良的特性。在 Compiler Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或打開(kāi)其他相關(guān)窗口。 QuartusII也可利用第三方的綜合工具。當(dāng)產(chǎn)品 的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用 VHDL 進(jìn)行的設(shè)計(jì)可以很容易轉(zhuǎn)成用專用集成 電路 (ASIC)來(lái)實(shí)現(xiàn)，僅僅需要更換不同的庫(kù)重新進(jìn)行綜合。與工藝技術(shù)有關(guān)的參數(shù)可 通過(guò) VHDL 提供的類(lèi)屬加以描述，工藝改變時(shí)，只需修改相應(yīng)程序中的類(lèi)屬參數(shù)即可。 VDHL 語(yǔ)言 支持自上而 下 (Top_Down)的設(shè)計(jì)方法，它具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可用簡(jiǎn)潔明確的代碼 描述來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，可以支持同步電路、異步電路、以及其它隨 機(jī)電路的設(shè)計(jì)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。本次設(shè)計(jì)選用的就 是 VHDL 語(yǔ)言， 7 下面將主要對(duì) VHDL 語(yǔ)言進(jìn)行介紹。設(shè)計(jì)者可以利用 HDL 程序來(lái)描述所希望的電路系統(tǒng)，規(guī) 定其結(jié)構(gòu)特征和電路的行為方式 。但這種結(jié)構(gòu)要么利用率不 高，要么不完全符合設(shè)計(jì)者的需要。 (2).FPGA一般采用查找表 (LUT)結(jié)構(gòu) (Xilinx), ANDOR結(jié)構(gòu) (Altera)或多路 選擇器結(jié)構(gòu) (Actel)，這些結(jié)構(gòu)的優(yōu)點(diǎn)是可編程性，缺點(diǎn)是時(shí)延過(guò)大，造成原 始設(shè)計(jì)中同步信號(hào)之間發(fā)生時(shí)序偏移。目前， FPGA 可供選擇范圍很大，可根 據(jù)不同的應(yīng)用選用不同容量的芯片。 (4).開(kāi)發(fā)工具和設(shè)計(jì)語(yǔ)言標(biāo)準(zhǔn)化，開(kāi)發(fā)周期短。在 +5 V工作電平下可隨時(shí)對(duì)正在工作的系統(tǒng)上的 FPGA 進(jìn)行全部或部分地在系統(tǒng)編程，并可進(jìn)行所謂菊花鏈?zhǔn)蕉嘈酒芯幊蹋瑢?duì)于 SRAM 結(jié)構(gòu)的FPGA，其下載編程次數(shù)幾乎沒(méi)有限制 (如 Altera 公司的 FLEXIOK 系列 )。編程方法分為在編程器上編程和用下載電纜編程。 FPGA 以其不可替代的地位及伴隨而來(lái)的極具知識(shí)經(jīng)濟(jì)特征的 IP芯核產(chǎn)業(yè)的崛起，正越來(lái)越受到業(yè)內(nèi)人士的密切關(guān)注 [7]。 3. 詳細(xì)介紹了等精度頻率計(jì)的技術(shù)指標(biāo)及工作原理。 頻率計(jì)主要由四個(gè)部分構(gòu)成：時(shí)基電路、輸入電路、計(jì)數(shù)顯示電路以及控制電路。頻譜儀可以準(zhǔn)確的測(cè)量 頻率并顯示被測(cè)信號(hào)的頻譜，但測(cè)量速度較慢，無(wú)法實(shí)時(shí)快速的跟蹤捕捉到被測(cè)信號(hào)頻率的變化。 2 數(shù)字頻率計(jì)是通信設(shè)備、音、視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。 而實(shí)現(xiàn)等精度的算法主要是，在計(jì)數(shù)法和測(cè)周期法基礎(chǔ)上發(fā)展起來(lái)的新型等精度頻率測(cè)量算法，主要原理是預(yù)置閘門(mén)信號(hào)頻率時(shí)隨著被測(cè)信號(hào)頻率的改變而改變，從而實(shí)現(xiàn)了等進(jìn)度的測(cè)量 [3]。 本文首先綜述了 EDA 技術(shù)的發(fā)展概 況 ， VHDL 語(yǔ)言的歷史及其優(yōu)點(diǎn) ，概述了 EDA 軟件平臺(tái) QUARTUSⅡ； 然后介紹了頻率測(cè)量的一般原理 ，利用等精度測(cè)量原理，通過(guò) FPGA 運(yùn)用 VHDL 編程，利用 FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列 )芯片設(shè)計(jì)了一個(gè) 8 位數(shù)字式等精度頻率計(jì)，該頻率計(jì)的測(cè)量范圍為 1HZ20MHZ,利用QUARTUS Ⅱ 集成開(kāi)發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到 FPGA 器件中，經(jīng)實(shí)際電路測(cè)試， 仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計(jì)有較高的實(shí)用性和可靠性。 數(shù) 字頻率計(jì)是一種基本的測(cè)量?jī)x器。據(jù)統(tǒng)計(jì)，目前發(fā)達(dá)國(guó)家在電子產(chǎn)品開(kāi)發(fā)中 EDA 工具的利用率已達(dá) 50％，而大部分的 FPGA 已采用 HDL（ Hardware Description Language—— 硬件描述語(yǔ)言 ） 設(shè)計(jì)。隨著復(fù)雜可編程邏輯器件（ CPLD）的廣泛應(yīng)用，以 EDA工具作為開(kāi)發(fā)手段，運(yùn)用 VHDL語(yǔ)言。頻率計(jì)最重要的功能是根據(jù)基準(zhǔn)時(shí)鐘信號(hào)實(shí)現(xiàn)對(duì)被測(cè)信號(hào)的頻率進(jìn)行檢測(cè)。在無(wú)線通訊測(cè)試中，頻率計(jì)既可以被用來(lái)對(duì)無(wú)線通訊基站的主時(shí)鐘進(jìn)行校準(zhǔn)，還可以被用來(lái)對(duì)無(wú)線電 臺(tái)的跳頻信號(hào)和頻率調(diào)制信號(hào)進(jìn)行分析。頻率信號(hào)抗干擾性強(qiáng)，易于傳輸，可以獲得較高的測(cè)量精度， 3 所以測(cè)量頻率的方法的研究越來(lái)越受的重視。如果說(shuō) MCU 在邏輯的實(shí)現(xiàn)上是無(wú)限，那么 FPGA 不但包括了 MCU 這一特點(diǎn)，而且可以觸及硅片電路線度的物理極限，并兼有串、并行工作方式，高速、高可靠性以及寬口徑適用性等諸多 方面的特點(diǎn)。 FPGA建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種 :基于反熔絲技術(shù)的器件只允許對(duì)器件編程一次，編程后不能修改。 5 用 FPGA 進(jìn)行開(kāi)發(fā)的優(yōu)缺點(diǎn) 我們認(rèn)為，基于 EDA 技術(shù)的 FPGA 器件的開(kāi)發(fā)應(yīng)用可以從根本上解決 MCU 所遇到的問(wèn)題。 (3).高可靠性。美國(guó) TI 公司認(rèn)為，一個(gè) ASIC 80 %的功能可用 IP 芯核等現(xiàn)成邏輯合成。 Optimization)，以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。但在芯片利用率提高，或者芯片 I/O 引出端很多的情況下，微小的修改往往會(huì)降低芯片的布通率。該系統(tǒng)可以接受指定 的測(cè)試點(diǎn)，在 FPGA數(shù)組中可以直接觀測(cè) (就像軟件模擬中一樣 )，所以大大 提高了仿真的準(zhǔn)確性和效率 [9]。 計(jì)與工藝技術(shù)無(wú)關(guān)。此后，VHDL 在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn) HDL。 VHDL 和可編程邏輯器件的結(jié)合作為一種強(qiáng)有力的設(shè)計(jì)方式，將為設(shè)計(jì)者的產(chǎn)品上市帶來(lái)創(chuàng)紀(jì)錄的速度。 VHDL 語(yǔ)言能進(jìn)行系統(tǒng)級(jí)的硬件描述是它的 一個(gè)最突出的優(yōu)點(diǎn)。另外， VHDL 語(yǔ)言的 語(yǔ)法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來(lái)了極大的好處。它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時(shí)序分析器（ Timing Analyzer）、設(shè)計(jì)輔助模塊（ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。 QuartusII 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件 ） 進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問(wèn)題。 (3)增加了網(wǎng)絡(luò)編輯功能 QuartusII 支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，包括支持基于 Inter 的協(xié)作設(shè)計(jì)，與 Cadence、 ExemplarLogi、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供應(yīng)商的開(kāi)發(fā)工具相兼容。位數(shù)越多，分辨率越高。1 個(gè)脈沖誤差 。 等精度 測(cè)頻原理 等精度測(cè)頻方法是在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來(lái)的。 12 圖 等精度測(cè)頻原理波形圖 等精度測(cè)頻的實(shí)現(xiàn)方法可簡(jiǎn)化為圖 。標(biāo)準(zhǔn)信號(hào)的頻率為 fs，則被測(cè)信號(hào)的頻率如式 (32): fx=(Nx/Ns)用于對(duì)待側(cè)信號(hào)進(jìn)行放大和整形，以便作為 PLD 器件的屬于信號(hào)。 （ 5）鍵盤(pán)模塊。測(cè)頻原理說(shuō)明如下： 測(cè)頻開(kāi)始前，首先發(fā)出一個(gè)清零信號(hào) CLR，使兩個(gè)計(jì)數(shù)器和 D 觸 發(fā)器置 0，同時(shí)通過(guò)信號(hào) ENA，禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。 (3) ENDD()：脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， ENDD=1 計(jì)數(shù)結(jié)束。 （ 2）組合測(cè)頻法：是指在高頻時(shí)采用的直接測(cè)頻法，低頻時(shí)采用直接測(cè)量周期法測(cè)信號(hào)的周期，然后換算成頻率。 (4) 計(jì)數(shù)結(jié)束后， CONTRL 的 EEND 端將輸出低電平來(lái)指示測(cè)量計(jì)數(shù)結(jié)束，單片機(jī)得到此信號(hào)后，即可利用 ADRC()、 ADRB()、 ADRA()分別讀回CNT1 和 CNT2 的計(jì)數(shù)值，并根據(jù)等精度測(cè)量公式進(jìn)行運(yùn)算，計(jì)算出被測(cè)信號(hào)的頻率或周期值。 (2) 將 GATE 的 CNL 端置高電平，表示開(kāi)始脈沖寬度測(cè)量，這時(shí) CNT2 的輸入信號(hào)為 FSD。 圖 416計(jì)數(shù)部件模塊圖 A [ 3 1 . . 0 ]B [ 3 1 . . 0 ]O U T [ 3 1 . . 0 ]A D D E RD QP R EE N AC L RCLKCLRQ [ 3 1 . . 0 ]C N T [ 3 1 . . 0 ]A d d 03 2 39。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC。 FOUT: OUT STD_LOGIC)。 COMPONENT CONTRL2 IS 測(cè)脈寬、占空比控制模塊例化 PORT(FIN, START, CLR: IN STD_LOGIC。 SIGNAL INCLK: STD_LOG。 Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 END ENTITY DJDPLJ。 USE 。占空比的測(cè)量方法是通 過(guò)測(cè)量脈沖寬度記錄 CNT2 的計(jì)數(shù)值 N1，然后將輸入信號(hào)反相，再測(cè)量脈沖寬度，測(cè)得 CNT2 計(jì)數(shù)值 N2 則可以計(jì)算出占空比： 占空比 =N1/（ N1+N2） *% 脈沖測(cè)量模塊仿真 圖 415脈沖測(cè)量模塊仿真 占空比測(cè)量模塊 對(duì)于占空比 K 的測(cè)量，可以通過(guò)測(cè)量正反兩個(gè)脈寬的計(jì)數(shù)值來(lái)獲得。脈沖邊沿被處理得非常陡峭，然后送入測(cè)量計(jì)數(shù)器進(jìn)行測(cè)量。 (2) 由預(yù)置門(mén)控信號(hào)將 CONTRL 的 START 端置高電平，預(yù)置門(mén)開(kāi)始定時(shí)，此時(shí)由被測(cè)信號(hào)的上沿打開(kāi)計(jì)數(shù)器 CNT1 進(jìn)行計(jì)數(shù)，同時(shí)使標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器 CNT2。 17 TOP 模塊仿真 圖 44 TOP 仿真圖 測(cè)頻 \周期控制模塊 測(cè)頻 \周期控制原理 如圖 45 示，當(dāng) D 觸發(fā)器的輸入端 START 為高電平時(shí)，若 FIN 端來(lái)一個(gè)上升沿，則 Q 端變?yōu)楦唠娖?，?dǎo)通 FIN→ CLK1 和 FSD→ CLK2，同時(shí) EEND 被置為高電平作為標(biāo)志；當(dāng) D 觸發(fā)器的輸入端 START 為低電平時(shí)，若 FIN 端輸入一個(gè)脈沖上沿，則 FIN→ CLK1 與 FSD→ CLK2 的信號(hào)通道被切斷。 C H EKFF IN PU TC H OI C EST AR TC LR TR IGF ST DTFSEL [2. .0]OO [7. .0]EEN DEN D DD J D PLJins t 圖 42 TOP 模塊圖 16 C LKC LRQ[ 31 . . 0]CNTins tFINST AR TC LRF SDC LK 1EE N DC LK 2C LR