【正文】 COMPONENT GATE IS 計數(shù)器二頻率切換模塊例化 PORT(CLK2, FSD, CNL, PUL: IN STD_LOGIC。 CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC)。 OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。和傳統(tǒng)的頻率計相比，利用 FPGA 設(shè)計的頻率計簡化了電路板設(shè)計，提高了系統(tǒng)設(shè)計的實用性和可靠性，實現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設(shè)計的趨勢。 (5) 由單片機讀出計數(shù)器 CNT2 的結(jié)果，并通過上述測量原理公式計算出脈沖寬度。 h 3 A0Q Q [ 2 ]F I NS T A R TCLRE N D DP U LF2Q Q [ 1 ]E q u a l 01 39。 （ 4）等精度測頻法 測周期常用方法 （ 1）直接周期測量法：用被測信號經(jīng)放大整形后形成的方波信號直接控制計數(shù)門控電路，使主門開放時間等于信號周期 Tx，時標為 Ts 的脈沖在主門開放時間進入計數(shù)器。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。在此期間， BZH 和 TF 分別對唄測信號和標準信號同時計數(shù)?？梢杂?7 個數(shù)碼管顯示測試結(jié)果，最高可表達百萬分之一的精度。 （ 3）單片機電路模塊。fs (34) 將式 (32)和 (34)代入式 (33)，并整理如式 (35)： δ=|ΔNs|/Ns≤1/Ns=1/(t CNT CNT2 同時對標準頻率信號和經(jīng)整形后的被測信號進行計數(shù)，分別為 NS 與 NX。其測頻原理如圖 所示。因此直接測頻法只適合測量頻率較高的信號，不能滿足在整個測量頻段內(nèi)的測量精度保持不變的要求。 通過測量待測信號的周期并求其倒數(shù)， 需要有標準倍的頻率，在待測信號的一個周期內(nèi)，記錄標準頻率的周期數(shù)，這種方法的計數(shù)值會 產(chǎn)生 最大為 177。 10 第 三 章 等精度頻率計 原理分析 引言 本章主要介紹數(shù)字頻率計的相關(guān)計數(shù)指標，傳統(tǒng)的頻率測量方法和等精度測量方法，并且對等精度測量方法進行誤差分析，從而與傳統(tǒng)頻率測量方法對比，得到等精度測量方法的優(yōu)勢所在。 QuartusII 作為目前 CPLD/FPGA 開發(fā)工具理想的綜合、仿真軟件，具有許多優(yōu)良的特性。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。 QuartusII也可利用第三方的綜合工具。當產(chǎn)品 的產(chǎn)量達到相當?shù)臄?shù)量時，采用 VHDL 進行的設(shè)計可以很容易轉(zhuǎn)成用專用集成 電路 (ASIC)來實現(xiàn)，僅僅需要更換不同的庫重新進行綜合。與工藝技術(shù)有關(guān)的參數(shù)可 通過 VHDL 提供的類屬加以描述，工藝改變時，只需修改相應(yīng)程序中的類屬參數(shù)即可。 VDHL 語言 支持自上而 下 (Top_Down)的設(shè)計方法，它具有功能強大的語言結(jié)構(gòu)，可用簡潔明確的代碼 描述來進行復(fù)雜控制邏輯的設(shè)計，可以支持同步電路、異步電路、以及其它隨 機電路的設(shè)計。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計。本次設(shè)計選用的就 是 VHDL 語言， 7 下面將主要對 VHDL 語言進行介紹。設(shè)計者可以利用 HDL 程序來描述所希望的電路系統(tǒng)，規(guī) 定其結(jié)構(gòu)特征和電路的行為方式 。但這種結(jié)構(gòu)要么利用率不 高，要么不完全符合設(shè)計者的需要。 (2).FPGA一般采用查找表 (LUT)結(jié)構(gòu) (Xilinx), ANDOR結(jié)構(gòu) (Altera)或多路 選擇器結(jié)構(gòu) (Actel)，這些結(jié)構(gòu)的優(yōu)點是可編程性，缺點是時延過大，造成原 始設(shè)計中同步信號之間發(fā)生時序偏移。目前， FPGA 可供選擇范圍很大，可根 據(jù)不同的應(yīng)用選用不同容量的芯片。 (4).開發(fā)工具和設(shè)計語言標準化，開發(fā)周期短。在 +5 V工作電平下可隨時對正在工作的系統(tǒng)上的 FPGA 進行全部或部分地在系統(tǒng)編程，并可進行所謂菊花鏈式多芯片串行編程，對于 SRAM 結(jié)構(gòu)的FPGA，其下載編程次數(shù)幾乎沒有限制 (如 Altera 公司的 FLEXIOK 系列 )。編程方法分為在編程器上編程和用下載電纜編程。 FPGA 以其不可替代的地位及伴隨而來的極具知識經(jīng)濟特征的 IP芯核產(chǎn)業(yè)的崛起，正越來越受到業(yè)內(nèi)人士的密切關(guān)注 [7]。 3. 詳細介紹了等精度頻率計的技術(shù)指標及工作原理。 頻率計主要由四個部分構(gòu)成：時基電路、輸入電路、計數(shù)顯示電路以及控制電路。頻譜儀可以準確的測量 頻率并顯示被測信號的頻譜，但測量速度較慢，無法實時快速的跟蹤捕捉到被測信號頻率的變化。 2 數(shù)字頻率計是通信設(shè)備、音、視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。 而實現(xiàn)等精度的算法主要是，在計數(shù)法和測周期法基礎(chǔ)上發(fā)展起來的新型等精度頻率測量算法，主要原理是預(yù)置閘門信號頻率時隨著被測信號頻率的改變而改變，從而實現(xiàn)了等進度的測量 [3]。 本文首先綜述了 EDA 技術(shù)的發(fā)展概 況 ， VHDL 語言的歷史及其優(yōu)點 ，概述了 EDA 軟件平臺 QUARTUSⅡ； 然后介紹了頻率測量的一般原理 ，利用等精度測量原理，通過 FPGA 運用 VHDL 編程，利用 FPGA(現(xiàn)場可編程門陣列 )芯片設(shè)計了一個 8 位數(shù)字式等精度頻率計，該頻率計的測量范圍為 1HZ20MHZ,利用QUARTUS Ⅱ 集成開發(fā)環(huán)境進行編輯、綜合、波形仿真，并下載到 FPGA 器件中，經(jīng)實際電路測試， 仿真和實驗結(jié)果表明，該頻率計有較高的實用性和可靠性。 數(shù) 字頻率計是一種基本的測量儀器。據(jù)統(tǒng)計，目前發(fā)達國家在電子產(chǎn)品開發(fā)中 EDA 工具的利用率已達 50％，而大部分的 FPGA 已采用 HDL（ Hardware Description Language—— 硬件描述語言 ） 設(shè)計。隨著復(fù)雜可編程邏輯器件（ CPLD）的廣泛應(yīng)用，以 EDA工具作為開發(fā)手段，運用 VHDL語言。頻率計最重要的功能是根據(jù)基準時鐘信號實現(xiàn)對被測信號的頻率進行檢測。在無線通訊測試中，頻率計既可以被用來對無線通訊基站的主時鐘進行校準，還可以被用來對無線電 臺的跳頻信號和頻率調(diào)制信號進行分析。頻率信號抗干擾性強，易于傳輸，可以獲得較高的測量精度， 3 所以測量頻率的方法的研究越來越受的重視。如果說 MCU 在邏輯的實現(xiàn)上是無限，那么 FPGA 不但包括了 MCU 這一特點，而且可以觸及硅片電路線度的物理極限，并兼有串、并行工作方式，高速、高可靠性以及寬口徑適用性等諸多 方面的特點。 FPGA建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種 :基于反熔絲技術(shù)的器件只允許對器件編程一次，編程后不能修改。 5 用 FPGA 進行開發(fā)的優(yōu)缺點 我們認為，基于 EDA 技術(shù)的 FPGA 器件的開發(fā)應(yīng)用可以從根本上解決 MCU 所遇到的問題。 (3).高可靠性。美國 TI 公司認為，一個 ASIC 80 %的功能可用 IP 芯核等現(xiàn)成邏輯合成。 Optimization)，以得到易于實現(xiàn)的結(jié)果，因此，最終設(shè)計和原始設(shè)計之間在邏輯實現(xiàn)和時延方面具有一定的差異。但在芯片利用率提高，或者芯片 I/O 引出端很多的情況下，微小的修改往往會降低芯片的布通率。該系統(tǒng)可以接受指定 的測試點，在 FPGA數(shù)組中可以直接觀測 (就像軟件模擬中一樣 )，所以大大 提高了仿真的準確性和效率 [9]。 計與工藝技術(shù)無關(guān)。此后，VHDL 在電子設(shè)計領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標準 HDL。 VHDL 和可編程邏輯器件的結(jié)合作為一種強有力的設(shè)計方式，將為設(shè)計者的產(chǎn)品上市帶來創(chuàng)紀錄的速度。 VHDL 語言能進行系統(tǒng)級的硬件描述是它的 一個最突出的優(yōu)點。另外， VHDL 語言的 語法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來了極大的好處。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時序分析器（ Timing Analyzer）、設(shè)計輔助模塊（ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。 QuartusII 支持層次化設(shè)計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設(shè)計方式完成的模塊（元件 ） 進行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計的問題。 (3)增加了網(wǎng)絡(luò)編輯功能 QuartusII 支持一個工作組環(huán)境下的設(shè)計要求，包括支持基于 Inter 的協(xié)作設(shè)計，與 Cadence、 ExemplarLogi、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供應(yīng)商的開發(fā)工具相兼容。位數(shù)越多，分辨率越高。1 個脈沖誤差 。 等精度 測頻原理 等精度測頻方法是在直接測頻方法的基礎(chǔ)上發(fā)展起來的。 12 圖 等精度測頻原理波形圖 等精度測頻的實現(xiàn)方法可簡化為圖 。標準信號的頻率為 fs，則被測信號的頻率如式 (32): fx=(Nx/Ns)用于對待側(cè)信號進行放大和整形，以便作為 PLD 器件的屬于信號。 （ 5）鍵盤模塊。測頻原理說明如下： 測頻開始前，首先發(fā)出一個清零信號 CLR，使兩個計數(shù)器和 D 觸 發(fā)器置 0，同時通過信號 ENA，禁止兩個計數(shù)器計數(shù)。 (3) ENDD()：脈寬計數(shù)結(jié)束狀態(tài)信號， ENDD=1 計數(shù)結(jié)束。 （ 2）組合測頻法：是指在高頻時采用的直接測頻法，低頻時采用直接測量周期法測信號的周期，然后換算成頻率。 (4) 計數(shù)結(jié)束后， CONTRL 的 EEND 端將輸出低電平來指示測量計數(shù)結(jié)束，單片機得到此信號后，即可利用 ADRC()、 ADRB()、 ADRA()分別讀回CNT1 和 CNT2 的計數(shù)值，并根據(jù)等精度測量公式進行運算，計算出被測信號的頻率或周期值。 (2) 將 GATE 的 CNL 端置高電平，表示開始脈沖寬度測量，這時 CNT2 的輸入信號為 FSD。 圖 416計數(shù)部件模塊圖 A [ 3 1 . . 0 ]B [ 3 1 . . 0 ]O U T [ 3 1 . . 0 ]A D D E RD QP R EE N AC L RCLKCLRQ [ 3 1 . . 0 ]C N T [ 3 1 . . 0 ]A d d 03 2 39。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC。 FOUT: OUT STD_LOGIC)。 COMPONENT CONTRL2 IS 測脈寬、占空比控制模塊例化 PORT(FIN, START, CLR: IN STD_LOGIC。 SIGNAL INCLK: STD_LOG。 Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 END ENTITY DJDPLJ。 USE 。占空比的測量方法是通 過測量脈沖寬度記錄 CNT2 的計數(shù)值 N1，然后將輸入信號反相，再測量脈沖寬度，測得 CNT2 計數(shù)值 N2 則可以計算出占空比： 占空比 =N1/（ N1+N2） *% 脈沖測量模塊仿真 圖 415脈沖測量模塊仿真 占空比測量模塊 對于占空比 K 的測量，可以通過測量正反兩個脈寬的計數(shù)值來獲得。脈沖邊沿被處理得非常陡峭，然后送入測量計數(shù)器進行測量。 (2) 由預(yù)置門控信號將 CONTRL 的 START 端置高電平，預(yù)置門開始定時，此時由被測信號的上沿打開計數(shù)器 CNT1 進行計數(shù)，同時使標準頻率信號進入計數(shù)器 CNT2。 17 TOP 模塊仿真 圖 44 TOP 仿真圖 測頻 \周期控制模塊 測頻 \周期控制原理 如圖 45 示，當 D 觸發(fā)器的輸入端 START 為高電平時，若 FIN 端來一個上升沿，則 Q 端變?yōu)楦唠娖?，導?FIN→ CLK1 和 FSD→ CLK2，同時 EEND 被置為高電平作為標志；當 D 觸發(fā)器的輸入端 START 為低電平時，若 FIN 端輸入一個脈沖上沿，則 FIN→ CLK1 與 FSD→ CLK2 的信號通道被切斷。 C H EKFF IN PU TC H OI C EST AR TC LR TR IGF ST DTFSEL [2. .0]OO [7. .0]EEN DEN D DD J D PLJins t 圖 42 TOP 模塊圖 16 C LKC LRQ[ 31 . . 0]CNTins tFINST AR TC LRF SDC LK 1EE N DC LK 2C LR